Intel® Cyclone® 10 GX收发器PHY用户指南

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2 内容 内容 1. Intel Cyclone 10 GX 收发器 PHY 概述 器件收发器的布局 Intel Cyclone 10 GX 器件收发器布局 Intel Cyclone 10 GX 器件封装详情 收发器 PHY 体系结构概述 收发器 Bank 体系结构 PHY 层收发器组件 收发器锁相环 时钟生成模块 (CGB) 校准 在 Cyclone 10 GX 收发器中实现协议 收发器设计 IP 模块 收发器设计流程 选择和实例化 PHY IP Core PHY IP Core 的配置 生成 PHY IP Core PLL IP Core 的选择 配置 PLL IP Core PLL IP Core 的生成 复位控制器 (Reset Controller) 创建重配置逻辑 将 PHY IP 连接到 PLL IP Core 和 Reset Controller 连接数据通路 (Connect Datapath) 模拟参数设置 编译设计 验证设计功能性 Cyclone 10 GX 收发器协议和 PHY IP 支持 使用 Cyclone 10 GX Transceiver Native PHY IP Core 预置 (Presets) 常规参数和数据通道参数 PMA 参数 Enhanced PCS 参数 标准 PCS 参数 PCS Direct 动态重配置参数 PMA 端口 增强 PCS 端口 标准 PCS 端口 IP Core 文件位置 未使用的收发器通道 Interlaken 元帧格式和帧层控制字 (Metaframe Format and Framing Layer Control Word) linterlaken 配置时钟和绑定

3 内容 如何在 Cyclone 10 GX 收发器中实现 Interlaken 用于 Interlaken 的 Native PHY IP 参数设置 Ethernet Gigabit Ethernet (GbE) and GbE with IEEE 1588v GBASE-R and 10GBASE-R with IEEE 1588v2 Variants G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core XAUI PHY IP Core 缩略语 PCI Express (PIPE) PIPE 的收发器通道数据通路 支持的 PIPE 特性 如何连接 PIPE Gen1 和 Gen2 模式的 TX PLL 如何在 Cyclone 10 GX 收发器中实现 PCI Express (PIPE) PIPE 的 Native PHY IP 参数设置 用于 PIPE 的 fpll IP 参数内核设置 用于 PIPE 的 ATX PLL IP 参数设置 用于 PIPE 的 Native PHY IP 端口 用于 PIPE 的 fpll 端口 用于 PIPE 的 ATX PLL 端口 如何对 PIPE 配置布局通道 CPRI 用于 CPRI 的收发器通道数据通路和时钟 CPRI 的支持特性 CPRI 的手动模式下的字对齐器 如何在 Cyclone 10 GX 收发器中实现 CPRI CPRI 的 Native PHY IP 参数设置 其他协议 使用 "Basic (Enhanced PCS)" 配置 Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS 如何实现 PCS Direct 收发器配置规则 仿真收发器 Native PHY IP Core NativeLink 仿真流程 IP 仿真的脚本编程 自定义仿真流程 PLL 和时钟网络 PLL 使用 ATX PLL 和 fpll 时的发送 PLL 间距指南 ATX PLL fpll CMU PLL 输入参考时钟源 专用参考时钟管脚 接收器输入管脚 PLL 级联作为输入参考时钟源 参考时钟网络 全局时钟或内核时钟作为输入参考时钟 发送器时钟网络

4 内容 x1 时钟线 x6 时钟线 xn 时钟线 时钟生成模块 FPGA 架构 - 收发器接口时钟 发送器数据通路接口时钟 接收器数据路径接口时钟 未使用 / 空闲时钟线要求 通道绑定 PMA 绑定 PMA 和 PCS 绑定 通道绑定方案选择 偏斜计算 PLL 和级联时钟网络 PLL 和时钟网络的使用 Non-bonded 配置 Bonded 配置 PLL 级联实现 时序收敛建议 收发器通道复位 何时需要复位? 收发器 PHY 实现 如何复位? Model 1: 默认模型 Model 2: 确认模型 受复位和掉电信号影响的收发器块 使用收发器 PHY 复位控制器 参数化收发器 PHY 复位控制器 IP 收发器 PHY 复位控制器参数 收发器 PHY 复位控制器接口 收发器 PHY 复位控制器资源利用率 使用用户编码复位控制器 用户编码复位控制器信号 状态或 PLL 锁定信号的合并 Bonded PCS 和 PMA 通道的时序约束 Cyclone 10 GX 收发器 PHY 体系结构 Cyclone 10 GX PMA 体系结构 发送器 接收器 环回 Cyclone 10 GX 增强型 PCS 体系结构 发送器数据路径 接收器数据路径 Cyclone 10 GX 标准型 PCS 体系结构 发送器数据路径 接收器数据路径

5 内容 6. 重配置接口和动态重配置 重新配置通道和 PLL 块 与重配置接口进行交互 读取重配置接口 写入重配置接口 配置文件 多个重配置 Profile 嵌入式重配置 Streamer 仲裁 动态重配置的建议 执行动态重配置的步骤 直接重配置流程 Native PHY IP 或 PLL IP 核指导型重配置流程 特殊情况的重配置流程 切换发送器 PLL 切换参考时钟 更改 PMA 模拟参数 使用直接重配置流程更改 VOD, 预加重 使用直接重配置流程在手动模式下更改 CTLE 设置 使用直接重配置流程使能或禁用环回模式 端口和参数 动态重配置接口跨多个 IP 块合并 嵌入式调试功能 Altera 调试主端点 可选的重配置逻辑 使用数据码型生成器和检查器 使用 PRBS 数据码型生成器和检查器 使用伪随机码型模式 时序收敛建议 不支持的功能 Cyclone 10 GX 收发器寄存器映射 校准 使用 PreSICE 校准引擎的重配置接口和仲裁 校准寄存器 Avalon-MM 接口仲裁寄存器 收发器通道校准寄存器 小数分频 PLL 校准寄存器 ATX PLL 校准寄存器 Capability 寄存器 速率切换标记寄存器 上电校准 用户重新校准 需要用户重新校准的情况 用户重新校准序列 校准实例 ATX PLL 重新校准

6 内容 小数分频 PLL 重新校准 CDR/CMU PLL 重新校准 PMA 重新校准 模拟参数设置 使用 Assignment Editor 进行模拟参数设置 通过已知约束更新 Quartus 设置文件 模拟参数设置列表 接收器常规模拟设置 XCVR_C10_RX_TERM_SEL 接收器模拟均衡设置 CTLE 设置 VGA 设置 发送器常规模拟设置 XCVR_C10_TX_TERM_SEL XCVR_C10_TX_COMPENSATION_EN XCVR_C10_TX_SLEW_RATE_CTRL 发送器预加重模拟设置 XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_1T XCVR_C10_TX_PRE_EMP_SIGN_PRE_TAP_2T XCVR_C10_TX_PRE_EMP_SIGN_1ST_POST_TAP XCVR_C10_TX_PRE_EMP_SIGN_2ND_POST_TAP XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP 发送器 VOD 设置 XCVR_C10_TX_VOD_OUTPUT_SWING_CTRL 专用参考时钟设置 XCVR_C10_REFCLK_TERM_TRISTATE XCVR_C10_TX_XTX_PATH_ANALOG_MODE 未使用的收发器通道设置 当前版本文档修订历史 先前版本的文档修订历史

7 1. Intel Cyclone 10 GX 收发器 PHY 概述 本用户指南详细介绍有关 Intel Cyclone 10 GX 收发器物理 (PHY) 层体系结构 PLL 时钟网络和收发器 PHY IP core Intel Quartus Prime Pro Edition 17.1 支持 Intel Cyclone 10 GX 收发器 PHY IP core 此外, 它还提供了专门针对特定协议的详细实现信息, 并介绍了收发器通道和 PLL 的收发器复位和动态重配置等功能 Intel 的 FPGA Intel Cyclone 10 GX 器件提供多达 12 个收发器通道, 集成了先进的高速模拟信号调理和时钟数据恢复技术 Intel Cyclone 10 GX 器件包含可支持高达 12.5 Gbps 和高达 6.6 Gbps 数据速率的收发器通道, 分别应用于芯片到芯片与芯片到模块的通信和背板通信 通过过采样 (oversampling) 可以实现低于 1.0 Gbps 的传输和接收数据速率 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

8 1. Intel Cyclone 10 GX 收发器 PHY 概述 1.1. 器件收发器的布局 图 1. Intel Cyclone 10 GX FPGA 体系结构图 收发器通道置于 Intel Cyclone 10 GX 器件的左侧边缘上 PCI Express Gen2 Hard IP Transceiver Channels Hard IP Per Transceiver: Standard PCS, Enhanced PCS PLLs Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks I/O PLLs Hard Memory Controllers, General-Purpose I/O Cells, LVDS Core Logic Fabric Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks Core Logic Fabric Hard Memory Controllers, General-Purpose I/O Cells, LVDS I/O PLLs Variable Precision DSP Blocks M20K M20K Internal Internal Memory Memory Blocks Blocks Intel Cyclone 10 GX 器件收发器布局 Intel Cyclone 10 GX 器件提供 6,10 或 12 个收发器通道 每个收发器 bank 有高达六个收发器通道 Intel Cyclone 10 GX 器件还有一个嵌入式 PCI Express Hard IP 模块 下图显示了 Intel Cyclone 10 GX GX 器件系列的不同收发器 bank 布局 8

9 1. Intel Cyclone 10 GX 收发器 PHY 概述 图 2. 包含 12 个收发器通道和一个 PCIe Hard IP 模块的 Intel Cyclone 10 GX 器件 CH5 CH4 CH3 CH2 CH1 CH0 Transceiver Bank GXBL1D GXBL1C Transceiver Bank Transceiver Bank PCIe Gen1 - Gen2 Hard IP (with CvP) 图例 : 具有 Configuration via Protocol (CvP) 性能的 PCIe Gen1 - Gen2 Hard IP 模块 包含 12 个收发器通道和一个 PCIe Hard IP 模块的 Cyclone 10 GX 器件 图 3. 包含 10 个收发器通道和一个 PCIe Hard IP 模块的 Intel Cyclone 10 GX 器件 CH5 CH4 CH3 CH2 CH1 CH0 Transceiver Bank GXBL1D GXBL1C Transceiver Bank Transceiver Bank PCIe Gen1 - Gen2 Hard IP (with CvP) 图例 : 具有 Configuration via Protocol (CvP) 性能的 PCIe Gen1 - Gen2 Hard IP 模块 包含 10 个收发器通道和一个 PCIe Hard IP 模块的 Cyclone 10 GX 器件 图 4. 包含 6 个收发器通道和一个 PCIe Hard IP 模块的 Intel Cyclone 10 GX 器件 CH5 CH4 CH3 CH2 CH1 CH0 Transceiver Bank GXBL1C Transceiver Bank PCIe Gen1 - Gen2 Hard IP (with CvP) (1) 注释 : (1) 只有 CH5 和 CH4 支持具有 CvP 性能的 PCIe Hard IP 模块 图例 : 具有 Configuration via Protocol (CvP) 性能的 PCIe Gen1 - Gen2 Hard IP 模块 包含六个收发器通道和一个 PCIe Hard IP 模块的 Cyclone 10 GX 器件 9

10 1. Intel Cyclone 10 GX 收发器 PHY 概述 Intel Cyclone 10 GX 器件封装详情 下表列出了 Intel Cyclone 10 GX 器件的封装尺寸 可用收发器通道数和 PCI Express Hard IP 模块数 表 1. 收发器和 Hard IP 模块位于器件左侧边缘的器件封装详情 Package U484: 19mm x 19mm package; 484 pins. Package F672: 27mm x 27mm package; 672 pins. Package F780: 29mm x 29mm package; 780 pins. 器件 U484 F672 F780 收发器数 PCIe Hard IP 模块数 10CX085 6, 1 6, 1 N/A 10CX105 6, 1 10, 1 12, 1 10CX150 6, 1 10, 1 12, 1 10CX220 6, 1 10, 1 12, 收发器 PHY 体系结构概述 按照定义, 单个实体通信端口称为一条链路 一条链路可以有一个或多个收发器通道 收发器通道有两种英文写法, 其含义相同, 分别是 Transceiver Channel 和 Transceiver Lane 例如, 一条 10GBASE-R 链路包含一个数据速率为 Gbps 的收发器通道 一条 40GBASE-R 链路则包含四个收发器通道 每个收发器通道以 Gbps 的通道数据速率运行 四个收发器通道的总链路带宽为 Gbps ( 在 64B/66B 物理编码子层 (PCS) 编码前和解码后为 40 Gbps) 收发器 Bank 体系结构 收发器 bank 是一个基础单元, 包含与器件的高速串行收发器相关的所有功能模块 在所有器件中, 每个收发器 bank 均包含四个或六个收发器通道 下面几张图显示了在每个 bank 中可用锁相环 (PLL) 和时钟生成模块 (CGB) 资源的收发器 bank 的体系结构 10

11 1. Intel Cyclone 10 GX 收发器 PHY 概述 图 5. 收发器 Bank 的体系结构 Six-Channel Transceiver Bank Clock Distribution Network CH5 PMA Channel PLL (CDR Only) CH4 PMA Channel PLL (CMU/CDR) PCS Local CGB5 PCS Local CGB4 fpll1 Master CGB1 CH3 PMA Channel PLL (CDR Only) CH2 PMA Channel PLL (CDR Only) CH1 PMA Channel PLL (CMU/CDR) PCS Local CGB3 PCS Local CGB2 PCS Local CGB1 ATX PLL1 fpll0 Master CGB0 FPGA Core Fabric CH0 PMA Channel PLL (CDR Only) PCS Local CGB0 ATX PLL0 图例 : 4 通道收发器 bank 注意 : 此图是收发器 bank 体系结构的总体概览 有关可用时钟网络的详情, 请参阅 PLL 和时钟网一章 相关链接 PLL 和时钟网络 ( 第 174 页 ) PHY 层收发器组件 Intel Cyclone 10 GX 器件中的收发器在物理 (PHY) 层既支持物理介质附加子层 (PMA) 功能, 也支持物理编码子层 (PCS) 功能 11

12 1. Intel Cyclone 10 GX 收发器 PHY 概述 收发器通道 PMA 是收发器用来与物理介质进行交互的电气接口 收发器 PMA 包含多个标准模块, 例如 : 串化器 / 解串器 (SERDES) 时钟和数据恢复 PLL 模拟前端发送驱动器 模拟前端接收缓冲器 通过使用 PCS Direct 配置可旁路 PCS PMA 模块和 PCS 模块均通过由高性能 PLL 驱动的多个时钟网络来馈送数据 在 PCS Direct 配置中, 数据会流经 PCS 模块, 但所有内部 PCS 模块都会被旁路 在这种模式下,PCS 功能在 FPGA 架构中实现 图 6. 全双工模式下的收发器通道 Transmitter PMA Transmitter PCS FPGA Fabric Serializer (1) Standard PCS Enhanced PCS (1) Soft PIPE Hard IP (Optional) (Optional) PCS Direct Receiver PMA Receiver PCS CDR Deserializer (1) Standard PCS Enhanced PCS (1) PCS Direct 注释 : (1) FPGA Fabric - PCS and PCS-PMA 接口宽度是可配置的 Intel Cyclone 10 GX 收发器通道有三种类型的 PCS 模块, 可支持介于 1.0 Gbps 与 Gbps 之间的连续数据速率 表 2. 收发器通道所支持的 PCS 类型 PCS 类型 数据速率 Standard PCS Enhanced PCS PCS Direct 1.0 Gbps 到 Gbps 1.0 Gbps 到 12.5 Gbps 1.0 Gbps 到 12.5 Gbps 注意 : 对于发送器和接收器而言, 最小操作数据速率是 1.0 Gbps 对低于 1.0 Gbps 的发送器数据速率, 必须在发送器上应用过采样 (oversampling) 对低于 1.0 Gbps 的接收器数据速率, 必须在接收器上应用过采样 (oversampling) 12

13 1. Intel Cyclone 10 GX 收发器 PHY 概述 收发器锁相环 Intel Cyclone 10 GX 器件内的每个收发器通道都可以直接访问三种类型的高性能 PLL: Advanced Transmit (ATX) PLL Fractional PLL (fpll) Channel PLL / Clock Multiplier Unit (CMU) PLL 这些收发器 PLL 与 Master 或者 Local Clock Generation Blocks (CGB) 共同驱动收发器通道 相关链接 PLL ( 第 176 页 ) 高级发送 (ATX) PLL 高级发送 (ATX) PLL 是一种高性能 PLL, 只支持整数频率综合 ATX PLL 是收发器通道的主要发送 PLL 它能够以高数据速率应用场合所需的各种支持的数据速率运行 相关链接 ATX PLL ( 第 176 页 ) 小数分频 PLL (Fractional PLL (fpll)) 小数分频 PLL (fpll) 是一种备用发送 PLL, 为高达 12.5 Gbps 数据速率的应用生成时钟频率 fpll 既支持整数频率综合, 也支持精细分辨率小数频率综合 与 ATX PLL 不同的是,fPLL 可用于综合各种可通过 FPGA 架构时钟网络来驱动内核的频率 相关链接 fpll ( 第 179 页 ) 通道 PLL (CMU/CDR PLL) 通道 PLL 位于本地的每个收发器通道中 它的的主要功能是在 PLL 用于时钟和数据恢复 (CDR) 模式时对收发器通道内的时钟和数据进行恢复 当通道 1 和通道 4 的通道 PLL 在时钟乘法器单元 (CMU) 模式下配置时可用作发送 PLL 通道 和 5 的通道 PLL 不能在 CMU 模式下配置, 因此不能用作发送 PLL 相关链接 CMU PLL ( 第 181 页 ) 时钟生成模块 (CGB) 在 Intel Cyclone 10 GX 器件中, 有两种类型的时钟生成模块 (CGB): Master CGB( 主 CGB) Local CGB( 本地 CGB) 包含六个收发器通道的收发器 bank 有两个主 CGB 主 CGB1 位于收发器 bank 的顶端, 主 CGB0 位于收发器 bank 的底端 主 CGB 会将 bonded 时钟划分并分配到一个 bonded 通道组中 它还会将 non-bonded 时钟分配到整个 x6/xn 时钟网络中的 non-bonded 通道中 13

14 1. Intel Cyclone 10 GX 收发器 PHY 概述 每个收发器通道都有一个本地 CGB 该本地 CGB 用于将 non-bonded 时钟划分并分配到它自己的 PCS 和 PMA 模块中 相关链接 时钟生成模块 ( 第 189 页 ) 1.3. 校准 Intel Cyclone 10 GX FPGA 包含一个用来补偿过程偏差 (process variations) 的专用校准引擎 该校准引擎可校准收发器的模拟部分, 从而使发送器和接收器都能以最佳性能运行 CLKUSR 管脚对校准引擎提供时钟 为了成功完成校准和实现最佳的收发器性能, 所有收发器参考时钟和 CLKUSR 时钟都必须在 FPGA 配置开始时是自由运行的并保持稳定 注意 : 有关 CLKUSR 电气特征的更多信息, 请参阅 Intel Cyclone 10 GX 器件数据表 CLKUSR 也可以用作 FPGA 配置时钟 有关 CLKUSR 管脚的配置要求的更多信息, 请参阅 Intel Cyclone 10 GX 内核架构和通用 I/O 手册的 Intel Cyclone 10 GX 器件的配置 设计安全和远程系统更新章节 有关校准的更多信息, 请参阅校准章节 有关 CLKUSR 管脚要求的更多信息, 请参阅 Intel Cyclone 10 GX 器件系列管脚连接指南 相关链接 校准 ( 第 326 页 ) Intel Cyclone 10 GX 器件数据表 Intel Cyclone 10 GX 器件中的配置 设计安全和远程系统更新 Intel Cyclone 10 GX 器件系列管脚连接指南 14

15 2. 在 Cyclone 10 GX 收发器中实现协议 2.1. 收发器设计 IP 模块 注意 : Intel Cyclone 10 GX 仅被 Intel Quartus Prime Pro Edition 及未来版本支持 图 7. Cyclone 10 GX 收发器设计基础构建模块 Reset controller is used for resetting the transceiver channels. Transceiver PHY Reset Controller (2) Analog and Digital Reset Bus Reset Ports Transceiver PLL IP core provides a clock source to clock networks that drive the transceiver channels. In Cyclone 10 devices, PLL IP Core is separate from the transceiver PHY IP core. Avalon master allows access to Avalon-MM reconfiguration registers via the Avalon Memory Mapped interface. It enables PCS, PMA, and PLL reconfiguration. To access the reconfiguration registers, implement an Avalon master in the FPGA fabric. This faciliates reconfiguration by performing reads and writes through the Avalon-MM interface. Transceiver PLL IP Core Master/Local Clock Generation Block Avalon-MM Master Non-Bonded and Bonded Clocks Transceiver PHY IP Core (1) Avalon-MM Interface Reconfiguration Registers Transceiver PHY IP core controls the PCS and PMA configurations and transceiver channels functions for all communication protocols. This block can be either a MAC IP core, or a frame generator / analyzer or a data generator / analyzer. MAC IP Core / Data Generator / Data Analyzer Parallel Data Bus Note: (1) The Transceiver PHY IP core can be one of the supported PHY IP Cores ( For example: Native PHY IP Core). (2) You can either design your own reset controller or use the Transceiver PHY Reset Controller. Legend: Intel generated IP block User created IP block Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

16 2. 在 Cyclone 10 GX 收发器中实现协议 2.2. 收发器设计流程 图 8. 收发器设计流程 Select PHY IP Core Configure the PHY IP Core Generate the Transceiver PHY Reset Controller or create your own User-Coded Reset Controller Generate PHY IP Core Select PLL IP Core Configure the PLL IP Core Create reconfiguration logic (if needed) Generate PLL IP Core Connect PHY IP Core to PLL IP Core, Reset Controller, and connect reconfiguration logic via Avalon-MM interface Connect Transceiver Datapath to MAC IP Core or to a Data Generator / Analyzer Make analog parameter settings to I/O pins using the Assignment Editor or updating the Quartus Prime Settings File Compile Design Verify Design Functionality 选择和实例化 PHY IP Core 选择相应的 PHY IP core 以实现您的协议 请参考 Cyclone 10 GX Transceiver Protocols and PHY IP Support 部分来决定要选择哪一个 PHY IP 来实现您的协议 您可以先创建自己的 Quartus Prime 工程, 然后例化设计所需的各个 IP 在这种情况下, 需指定用于保存 IP HDL 文件的位置 当前的 PHY IP 版本未提供用于设置速度等级的选项 在创建 Quartus Prime 工程时, 需指定器件系列和速度等级 您也可以直接例化 PHY IP 以评估各项特性 16

17 2. 在 Cyclone 10 GX 收发器中实现协议 例化 PHY IP: 1. 打开 Quartus Prime 软件 2. 点击 Tools > IP Catalog 3. 在 IP Catalog 窗口顶部选择 Cyclone 10 GX 器件系列 4. 在 IP Catalog 中, 在 Library > Interface Protocols 下选择相应的 PHY IP, 然后点击 Add 5. 在 New IP Instance 对话框中, 提供 IP 实例名称 6. 选择 Cyclone 10 GX 器件系列 7. 选择相应的器件, 然后点击 OK PHY IP Parameter Editor 窗口随即打开 图 9. Cyclone 10 GX 收发器 PHY 类型 17

18 2. 在 Cyclone 10 GX 收发器中实现协议 PHY IP Core 的配置 通过选择设计的有效参数来配置 PHY IP core 对于每种协议, 有效参数的设置各不相同 请参考相应的协议部分来选择每种协议的有效参数 生成 PHY IP Core 配置 PHY IP 之后, 按照下面步骤生成 PHY IP 1. 点击 Parameter Editor 窗口中的 Generate HDL 按钮 Generation 对话框打开 2. 在 Synthesis 选项中, 在 Create HDL design for synthesis 下选择 Verilog 或者 VHDL 3. 根据您在 Synthesis 选项下所选择的硬件描述语言, 选择相应的 Simulation 选项 4. 如果想从所选的输出目录中清除之前的 IP 生成文件, 那么在 Output Directory 中选择 Clear output directories for selected generation targets 5. 点击 Generate Quartus Prime 软件输出一个 <phy ip instance name> 文件夹,<phy ip instance name>_sim 文件夹,<phy ip instance name>.qip 文件,<phy ip instance name>.qsys 文件和 <phy ip instance name>.v 文件或者 <phy ip instance name>.vhd 文件 此 <phy ip instance name>.v 文件是 PHY IP 的顶级设计文件, 位于 <phy ip instance name>/synth 文件夹中 其他文件夹包含用于仿真和编译的较低级别的设计文件 相关链接 IP Core 文件位置 ( 第 60 页 ) 提供关于 IP core 文件结构的详细信息 PLL IP Core 的选择 Cyclone 10 GX 器件有三种类型的 PLL IP core: Advanced Transmit (ATX) PLL IP core Fractional PLL (fpll) IP core Channel PLL / Clock Multiplier Unit (CMU) PLL IP core 对您的设计选择相应的 PLL IP 关于其他信息, 请参考 PLLs and Clock Networks 章节 例化 PHY IP: 1. 打开 Quartus Prime 软件 2. 点击 Tools > IP Catalog 3. 在 IP Catalog 窗口顶部选择 Cyclone 10 GX 器件系列 4. 在 IP Catalog 中, 在 Library > Basic Functions > Clocks, PLLs, and Resets > PLL 下选择要包含在您设计中的 PLL IP ( Cyclone 10 GX fpll, Cyclone 10 GX Transceiver ATX PLL 或者 Cyclone 10 GX Transceiver CMU PLL), 然后点击 Add 18

19 2. 在 Cyclone 10 GX 收发器中实现协议 5. 在 New IP Instance 对话框中, 提供 IP 实例名称 6. 选择 Cyclone 10 GX 器件系列 7. 选择相应的器件, 然后点击 OK PLL IP GUI 窗口打开 图 10. Cyclone 10 GX 收发器 PLL 类型 配置 PLL IP Core 了解可用的 PLL, 时钟网络和受支持的时钟配置 配置 PLL IP 以实现适合您设计的数据速率 19

20 2. 在 Cyclone 10 GX 收发器中实现协议 PLL IP Core 的生成 配置 PLL IP core 之后, 按照下面步骤生成 PLL IP core 1. 点击 Parameter Editor 窗口中的 Generate HDL 按钮 Generation 对话框打开 2. 在 Synthesis 选项中, 在 Create HDL design for synthesis 下选择 Verilog 或者 VHDL 3. 根据您在 Synthesis 选项下所选择的硬件描述语言, 选择相应的 Simulation 选项 4. 如果想从所选的输出目录中清除之前的 IP 生成文件, 那么在 Output Directory 中选择 Clear output directories for selected generation targets 5. Click Generate. Quartus Prime 软件生成一个 <pll ip core instance name> 文件夹,<pll ip core instance name>_sim 文件夹,<pll ip core instance name>.qip 文件,<pll ip core instance name>.qsys 文件和 <pll ip core instance name>.v 文件或者 <pll ip core instance name>.vhd 文件 此 <pll ip core instance name>.v 文件是 PLL IP core 的顶级设计文件, 位于 <pll ip core instance name>/synth 文件夹中 其他文件夹包含用于仿真和编译的较低级别的设计文件 相关链接 IP Core 文件位置 ( 第 60 页 ) 提供关于 IP core 文件结构的详细信息 复位控制器 (Reset Controller) 有两种方法用于复位 Cyclone 10 GX 器件中的收发器 : 使用 Transceiver PHY Reset Controller 创建您自己的复位控制器, 此复位控制器遵循建议的复位顺序 相关链接 创建重配置逻辑 收发器通道复位 ( 第 212 页 ) 动态重配置是一种在器件操作期间动态修改收发器通道和 PLL 设置的能力 要支持动态重配置, 您的设计必须包含一个可以使用 Avalon-MM 接口访问动态重配置寄存器的 Avalon master Avalon-MM master 使能 PLL 和通道重配置 您可以动态调整 PMA 参数, 例如差分输出电压摆幅 (Vod) 和预加重设置 通过用户生成的 Avalon-MM master 写入 Avalon-MM 重配置寄存器来完成此调整 有关动态重配置的详细信息, 请参考重配置接口和动态重配置章节 将 PHY IP 连接到 PLL IP Core 和 Reset Controller 连接 PHY IP,PLL IP core 和复位控制器 写入顶层模块以连接所有 IP 模块 每种 IP 的所有 I/O 端口都能够在 <phy instance name>.v 文件或 phy instance name>.vhd 和 <phy_instance_name>_bb.v 文件中找到 20

21 2. 在 Cyclone 10 GX 收发器中实现协议 有关端口描述的更多信息, 请参考 PLL, 使用收发器 Native PHY IP Core 和复位收发器通道章节中的端口表 相关链接 收发器通道复位 ( 第 212 页 ) 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) PLL 和时钟网络 ( 第 174 页 ) 连接数据通路 (Connect Datapath) 模拟参数设置 编译设计 将收发器 PHY 层设计连接到媒体访问控制器 (MAC) IP core 或者连接到数据生成器 / 分析器或帧生成器 / 分析器 通过使用 Assignment Editor 或者更新 Quartus Prime Settings File 对 I/O 管脚进行模拟参数设置 验证完设计的功能性之后, 对收发器管脚进行管脚分配和 PMA 模拟参数设置 1. 将 FPGA 管脚分配给所有收发器管脚和参考时钟 I/O 管脚 2. 使用 Assignment Editor 设置发送器, 接收器和参考时钟管脚的模拟参数 使用 Pin Planner 和 Assignment Editor 设置的所有管脚分配和模拟参数都保存在 <top_level_project_name>.qsf 文件中 您也可以直接修改 Quartus Settings File (.qsf) 来设置 PMA 模拟参数 要编译收发器设计, 请将使用 IP Catalog 生成的所有 IP 模块的 <phy_instancename>.qip 文件添加到 Quartus Prime 过程库中 您也可以添加 IP core 的.qsys 和.qip 变体 注意 : 如果将.qsys 和.qip 文件都添加到 Quartus Prime 工程中, 那么软件会生成一个错误 验证设计功能性 仿真您的设计以验证其功能性 关于详细信息, 请参考 Simulating the Native Transceiver PHY IP Core 部分 相关链接 Intel Quartus Prime Pro Edition 手册第 3 卷 : 验证提供关于仿真和验证的信息 21

22 2. 在 Cyclone 10 GX 收发器中实现协议 2.3. Cyclone 10 GX 收发器协议和 PHY IP 支持 表 3. Cyclone 10 GX 收发器协议和 PHY IP 支持 协议收发器 PHY IP Core PCS 支持收发器配置规则协议预置 PCIe Gen2 x1, x2, x4 PCIe Gen1 x1, x2, x4 Native PHY IP (PIPE) core/hard IP for PCI Express (1) Native PHY IP (PIPE) core/hard IP for PCI Express (1) Standard Gen2 PIPE PCIe PIPE Gen2 x1 (2) Standard Gen1 PIPE User created (3) l 1000BASE-X Gigabit Ethernet 1000BASE-X Gigabit Ethernet with 1588 Native PHY IP core Standard GbE GIGE Gbps Native PHY IP core Standard GbE 1588 GIGE Gbps GBASE-R Native PHY IP core Enhanced 10GBASE-R 10GBASE-R Low Latency 10GBASE-R 1588 Native PHY IP core Enhanced 10GBASE-R GBASE-R (4) 40GBASE-R Native PHY IP core Enhanced Basic (Enhanced PCS) Low Latency Enhanced PCS (5) Interlaken (CEI-6G-SR Native PHY IP core Enhanced Interlaken Interlaken and CEI-11G-SR) (6) 10x12.5Gbps Interlaken 6x10.3Gbps Interlaken 1x6.25Gbps OTU-1 (2.7G) Native PHY IP core Standard Basic/Custom (Standard PCS) User created SONET/SDH STS-192/ STM-64 (10G) via SFP +/SFF-8431/CEI-11G Native PHY IP core Enhanced Basic (Enhanced PCS) User created 继续... (1) Hard IP for PCI Express 也可作为单独的 IP core 使用 (2) (3) (4) (5) (6) 对于 x2 和 x4 模式, 选择 PCIe PIPE Gen2 x8 然后将数据通道数从 8 更改成 4 对于 PCIe Gen1 x1 模式, 选择 PCIe PIPE Gen2 x1 模式 然后将收发器配置规则从 Gen 2 PIPE 更改为 Gen 1 PIPE 对于 PCIe Gen1 x2 和 x4 模式, 选择 PCIe PIPE Gen2 x8 然后将收发器配置规则从 Gen2 PIPE 更改为 Gen1 PIPE, 将数据通道数从 8 更改为 2 或 4 选择 10GBASE-R preset 然后将收发器配置规则从 10GBASE-R 更改成 10GBASE-R 1588 要使用 Low Latency Enhanced PCS preset 实现 40GBASE-R, 请将数据通道数更改为 4 并选择相应的 PCS-FPGA 架构到 PCS-PMA 宽度 链路训练, 自动速度协商和定序器功能不包含在 Native PHY IP 中 在使用 Native PHY IP 时, 用户必须创建软逻辑来实现这些功能 在设计示例中提供了多通道绑定配置所需的发送 PCS 软绑定逻辑 22

23 2. 在 Cyclone 10 GX 收发器中实现协议 协议收发器 PHY IP Core PCS 支持收发器配置规则协议预置 SONET/SDH STS-192/ STM-64 (10G) via OIF SFI-5.1s/SxI-5/ SFI-4.2 Native PHY IP core Enhanced Basic (Enhanced PCS) User created SONET STS-96 (5G) via OIF SFI-5.1s SONET/SDH STS-48/ STM-16 (2.5G) via SFP/TFI-5.1 SONET/SDH STS-12/ STM-4 (0.622G) via SFP/TFI-5.1 SD-SDI/HD- SDI/3G/6G/12G-SDI Native PHY IP core Enhanced Basic/Custom (Standard PCS) Native PHY IP core Standard Basic/Custom (Standard PCS) Native PHY IP core (7) Standard Basic/Custom (Standard PCS) Native PHY IP core Standard Basic/Custom (Standard PCS) SONET/SDH OC-96 SONET/SDH OC-48 SONET/SDH OC-12 HD/3G SDI NTSC/PAL SDI multi-rate (up to 12G) RX/TX SDI triple-rate RX Vx1 Native PHY IP core Standard Basic/Custom (Standard PCS) DisplayPort Native PHY IP core Standard Basic/Custom (Standard PCS) User created DisplayPort Duplex 4 SYMBOLS PER CLOCK DisplayPort RX 4 SYMBOLS PER CLOCK DisplayPort TX 4 SYMBOLS PER CLOCK 1.25G/ 2.5G 10G GPON/EPON Native PHY IP core Enhanced Basic (Enhanced PCS) User created 2.5G/1.25G GPON/ EPON 8G/4G/2G/1G Fibre Channel SDR/DDR Infiniband x1, x4, x12 Native PHY IP core Standard Basic/Custom (Standard PCS) Native PHY IP core Standard Basic/Custom (Standard PCS) Native PHY IP core Standard Basic/Custom (Standard PCS) User created User created User created SRIO 2.2/1.3 Native PHY IP core Standard Basic/Custom with Rate Match(Standard PCS) Serial Rapid IO 1.25 Gbps CPRI 4.1/OBSAI RP3 v4.1 Native PHY IP core Standard CPRI (Auto)/CPRI (Manual) User created (8) SAS 3.0 Native PHY IP core Enhanced Basic (Enhanced PCS) User created SATA 3.0/2.0/1.0 and SAS 2.0/1.1/1.0 Native PHY IP core Standard Basic/Custom (Standard PCS) SAS Gen2/Gen1.1/ Gen1 SATA Gen3/Gen2/ Gen1 继续... (7) (8) 对于发送器和接收器而言, 最小操作数据速率是 1.0 Gbps 如果发送器数据速率低于 1.0 Gbps, 则必须在发送器上应用过采样 (oversampling) 如果接收器数据速率低于 1.0 Gbps, 则必须在接收器上应用过采样 (oversampling) 选择 CPRI 9.8 Gbps Auto/Manual Mode ( Intel Arria 10 only) 然后将数据速率从 Mbps 更改为 6144 Mbps 23

24 2. 在 Cyclone 10 GX 收发器中实现协议 协议收发器 PHY IP Core PCS 支持收发器配置规则协议预置 HiGig/HiGig+/HiGig2/ HiGig2+ Native PHY IP core Standard Basic/Custom (Standard PCS) User created JESD204A / JESD204B Native PHY IP core Standard and Enhanced Basic/Custom (Standard PCS) Basic (Enhanced PCS) User created Custom and other protocols Native PHY IP core Standard and Enhanced PCS Direct Basis/Custom (Standard PCS) Basic (Enhanced PCS) Basic/Custom with Rate Match (Standard PCS) PCS Direct User created 2.4. 使用 Cyclone 10 GX Transceiver Native PHY IP Core 本节对 Intel 提供的 Cyclone 10 GX Transceiver Native PHY IP core 作了介绍 此 Native PHY IP core 提供了对 Cyclone 10 GX 收发器 PHY 功能的直接访问 使用 Native PHY IP core 对您的协议实现配置收发器 PHY 要例化 IP, 点击 Tools > IP Catalog 选择您的 IP 内核类型 使用 Parameter Editor 指定 IP 参数, 对协议实现配置 PHY IP 要快速配置 PHY IP, 选择一个与您的协议配置匹配的预置 (preset) 作为起点 预置是 PHY IP 配置设置, 用于存储在 IP Parameter Editor 中的各种协议 在下面的 Presets 部分中详细介绍了预置 您也可以通过选择相应的 Transceiver Configuration Rule( 收发器配置规则 ) 来配置 PHY IP 收发器配置规则检查收发器 PHY 层中的 PCS 和 PMA 模块组合的有效性, 并报告关于无效设置的错误或警告信息 使用 Native PHY IP core 对以下 PCS 选项进行例化 : Standard PCS Enhanced PCS PCS Direct PHY IP 内核根据您选择的 Transceiver Configuration Rule 来选择相应的 PCS 如果您想动态重配置一个 PCS 到另一个 PCS, 那么 PHY IP 内核支持选择所有的 PCS 模块 关于如何使能 PCS 模块以用于动态重配置的详细信息, 请参考 General and Datapath Parameters 部分 在 Parameter Editor 中配置 PHY IP core 后, 点击 Generate HDL 输出 IP 实例 通过 IP 实例生成的顶层文件包括用于配置的所有端口 在您的设计中, 使用这些端口连接 PHY IP core 到 PLL IP core, 复位控制器 IP core 和其他 IP core 24

25 2. 在 Cyclone 10 GX 收发器中实现协议 图 11. Native PHY IP Core 端口和功能模块 Transmit Parallel Data Receive Parallel Data Enhanced PCS Standard PCS Transmit PMA Transmit Serial Data Reset Signals PCS-Direct Receive PMA Receive Serial Data Reconfiguration Interface Reconfiguration Registers Nios II Calibration Calibration Signals Transmit and Receive Clocks 图 12. Native PHY IP Core Parameter Editor 注意 : 虽然 Quartus Prime 软件提供合法性检查, 但也要参考 Intel Cyclone 10 GX 器件数据表中的 Intel Cyclone 10 GX 器件的高速串行收发器架构接口性能部分来了解所支持的 FPGA 架构到 PCS 接口宽度和频率 相关链接 PHY IP Core 的配置 ( 第 18 页 ) Interlaken ( 第 63 页 ) Gigabit Ethernet (GbE) and GbE with IEEE 1588v2 ( 第 80 页 ) 25

26 2. 在 Cyclone 10 GX 收发器中实现协议 10GBASE-R and 10GBASE-R with IEEE 1588v2 Variants ( 第 91 页 ) PCI Express (PIPE) ( 第 102 页 ) CPRI ( 第 127 页 ) 使用 "Basic (Enhanced PCS)" 配置 ( 第 136 页 ) Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS ( 第 145 页 ) PMA 参数 ( 第 28 页 ) 预置 (Presets) ( 第 26 页 ) 常规参数和数据通道参数 ( 第 26 页 ) PMA 端口 ( 第 44 页 ) 预置 (Presets) 增强 PCS 端口 ( 第 47 页 ) 标准 PCS 端口 ( 第 56 页 ) 如何对 PIPE 配置布局通道 ( 第 125 页 ) Intel Cyclone 10 GX 器件数据表 您可以对为每种协议定义的 Native PHY IP core 选择预置设置 预置可作为一个起点, 用于对您的特定参数或应用指定参数 通过双击预置名称来对 Native PHY IP core 应用一个预置 当应用一个预置时, 所有相关选项和参数都在 Native PHY IP core 的当前实例中设置 例如, 选择 Interlaken 预置将使能 Interlaken 协议需要的所有参数和端口 选择预置不会影响通过修改参数来满足您的设计要求 您所做的任何修改都是由您指定的收发器配置规则的设计规则, 而不是由所选择的预置进行验证的 注意 : 选择预置将清除用户已做的全部先前选择 常规参数和数据通道参数 您可以通过指定参数值来自定义 Native PHY IP core 的实例 在 Parameter Editor 中, 参数值是按照每种功能模块及功能进行组织的 : 常规, 通用 PMA 选项和数据通路选项 TX PMA RX PMA 标准 PCS 增强 PCS PCS 直接数据通路 动态重配置 模拟 PMA 设置 ( 可选的 ) 生成选项 26

27 2. 在 Cyclone 10 GX 收发器中实现协议 表 4. 常规, 通用 PMA 选项和数据通路选项 参数值说明 Message level for rule violations VCCR_GXB and VCCT_GXB supply voltage for the Transceiver error warning 0_9V, 1_0V 指定参数违规的消息等级 选择 error 将导致所有违规防止 IP 生成 选择 warning 将所有违规显示成消息窗口中的告警信息, 即便出现违规也允许 IP 生成 选择收发器的 VCCR_GXB 和 VCCT_GXB 电源电压 注意 : 此选项仅用于 GUI 规则违规 在您的静态设计中使用 Quartus Prime Setting File (.qsf) assignments 设置此参数 Transceiver Link Type sr, lr 选择收发器链路的类型 sr-short Reach ( 芯片到芯片通信 ),lr-long Reach ( 背板通信 ) 注意 : 此选项仅用于 GUI 规则违规 在您的静态设计中使用 Quartus Prime Setting File (.qsf) assignments 设置此参数 Transceiver configuration rules PMA configuration rules Transceiver mode User Selection Basic SATA/SAS GPON TX/RX Duplex TX Simplex RX Simplex 指定收发器的有效配置规则 此参数指定配置规则,Parameter Editor 根据该配置规则检查对指定协议的 PMA 和 PCS 参数设置 根据所选的收发器配置规则,Parameter Editor 验证您选择的参数和选项, 并对所有无效设置生成相关的错误消息 要确定对协议选择的收发器配置规则, 请参考表 3 ( 第 22 页 ) Transceiver Configuration Rule Parameters 表来了解关于每个收发器配置规则的详细信息 此参数用于规则检查, 而不是一个 preset 您需要对协议实现设置全部参数 指定 PMA 的配置规则 除了 SATA 和 GPON, 对所有其他协议模式选择 Basic 仅当 Transceiver configuration rule 设置为 Basic/Custom (Standard PCS) 时才能使用 SATA (Serial ATA) 仅当 Transceiver configuration rule 设置为 Basic (Enhanced PCS) 时才能使用 GPON 指定收发器的操作模式 TX/RX Duplex: 指定一个既支持发送又支持接收的通道 TX Simplex: 指定一个仅支持发送的通道 RX Simplex: 指定一个仅支持接收的通道 默认值是 TX/RX Duplex Number of data channels 1 <n> 指定要实现的收发器通道数量 最大通道数 (<n>) 取决于所选封装 默认值为 1 Data rate Enable datapath and interface reconfiguration Enable simplified data interface Provide separate interface for each channel < valid Transceiver data rate > On/Off On/Off On/Off 指定数据速率, 单位是 Mbps 开启此选项, 您可以预配置并在 Standard PCS,Enhanced PCS 和 PCS 直接数据通路之间动态切换 默认值是 Off 默认情况下, 所有 128 比特都是 tx_parallel_data 的端口, 并且 rx_parallel_data 总线是显露的 您必须了解接口内数据和控制信号的映射 有关数据和控制信号映射的详细信息, 请参阅增强型 PCS TX 和 RX 控制端口部分 开启此选项时,Native PHY IP core 显示一个 FPGA 架构与收发器之间的简化数据和控制接口 只有用于特定 FPGA 架构的 128-bits 的子集才是端口 默认值为 Off (9) 选择时,Native PHY IP core 为每个通道提供单独的数据, 复位和时钟接口, 而不是宽总线 (9) 如果要在 PCS 数据路径之间进行动态重配置, 或者重配置收发器的接口, 那么就不能使用此选项 27

28 2. 在 Cyclone 10 GX 收发器中实现协议 表 5. 收发器配置规则参数 收发器配置设置 Basic/Custom (Standard PCS) Basic/Custom w /Rate Match (Standard PCS) CPRI (Auto) 说明 在 Standard PCS 中执行一套标准规则 选择这些规则在 Standard PCS 中实现需要模块的定制协议, 或者其它配置规则中不涵盖的协议 在 Standard PCS 中执行一套标准规则, 包括 Rate Match FIFO 的规则 选择这些规则在 Standard PCS 中实现需要模块的定制协议, 或者其它配置规则中不涵盖的协议 执行 CPRI 协议所要求的规则 接收器字对齐器模式设置为 Auto 在 Auto 模式下, 字对齐设置为确定性延迟 CPRI (Manual) 执行 CPRI 协议所要求的规则 接收器字对齐器模式设置为 Manual 在 Manual 模式下, FPGA 架构中的逻辑控制字对齐器 GbE GbE 1588 Gen1 PIPE Gen2 PIPE Basic (Enhanced PCS) Interlaken 10GBASE-R 10GBASE-R 1588 PCS Direct 执行 1 Gbps Ethernet (1 GbE) 协议所要求的规则 执行支持 IEEE 1588 Standard 中定义的精密时间协议 (PTP) 的 1 GbE 协议所要求的规则 执行 Gen1 PCIe PIPE 接口所要求的协议, 此接口能够连接一个 soft MAC 和 Data Link Layer 执行 Gen2 PCIe PIPE 接口所要求的协议, 此接口能够连接一个 soft MAC 和 Data Link Layer 在 Enhanced PCS 中执行一套标准规则 选择这些规则在 Enhanced PCS 中实现需要模块的定制协议, 或者其他配置规则中不涵盖的协议 执行 Interlaken 协议所要求的规则 执行 10GBASE-R 协议所要求的规则 执行 1588 使能的 10GBASE-R 协议所要求的规则 执行 PCS Direct 模式所要求的规则 在此配置下, 数据流经 PCS 通道, 但所有内部 PCS 模块都被旁路 如果需要, 在 FPGA 架构中能够实现 PCS 功能 PMA 参数您可以指定以下类型的 PMA 参数值 : TX PMA TX Bonding Options TX PLL Options TX PMA Optional Ports RX PMA RX CDR Options Equalization RX PMA Optional Ports 表 6. TX 绑定选项 (TX Bonding Options) 参数值说明 TX channel bonding mode Not bonded PMA only bonding PMA and PCS bonding 选择用于指定通道的绑定模式 绑定通道使用一个 TX PLL 生成一个驱动多个通道的时钟, 从而减少通道到通道偏移 可使用以下选项 : 继续... 28

29 2. 在 Cyclone 10 GX 收发器中实现协议 参数值说明 Not bonded: 在 non-bonded 配置下, 只有高速串行时钟应该从 TX PLL 连接到 Native PHY IP core 收发器通道中的本地时钟生成模块 (CGB) 生成低速并行时钟 对于 non-bonded 配置, 由于通道彼此无关联, 并且路径是 PLL 内部内, 因此不能计算通道之间的偏斜 PMA only bonding: 在 PMA bonding 中, 高速串行时钟从发送器 PLL 布线到主 CGB 主 CGB 生成高速和低并行时钟, 每个通道的本地 CGB 被旁路 请参考 Channel Bonding 部分获得更多信息 PMA and PCS bonding: 在 PMA and PCS bonded 配置下, 每个通道中的本地 CGB 都被旁路, 由主 CGB 生成的并行时钟用于对网络提供时钟 主 CGB 生成高速及低速时钟 主通道生成 PCS 控制信号并通过控制板模块分布到其它通道 默认值是 Not bonded 请参考 PLLs and Clock Networks 章节中的 Channel Bonding 部分了解更多信息 PCS TX channel bonding master Actual PCS TX channel bonding master Auto, 0 to <number of channels> -1 0 to <number of channels> -1 指定 PCS bonded 配置的主 PCS 通道 使用 bonding 配置的每个 Native PHY IP core 实例必须指定一个 bonding master 如果选择 Auto, 那么 Native PHY IP core 会自动选择一个建议的通道 默认值是 Auto 关于 TX channel bonding master 的详细信息, 请参考 PLLs and Clock Networks 章节 根据您选择的 PCS TX channel bonding master 参数自动选择此参数值 表明对 PCS bonded 配置所选择的主 PCS 通道 表 7. TX PLL 选项 参数值说明 TX local clock division factor Number of TX PLL clock inputs per channel 1, 2, 4, 8 指定收发器通道中分频器的值, 分频 TX PLL 输出时钟以生成并行和串行时钟的正确频率 1, 2, 3, 4 指定每个通道的 TX PLL 时钟输入的数量 如果想在 TX PLL 时钟源之间进行动态切换时, 那么使用此参数 最多 4 个输入源 Initial TX PLL clock input selection 0 to <number of TX PLL clock inputs> -1 指定最初选择的 TX PLL 时钟输入 如果要在多个 TX PLL 时钟输入之间进行切换, 那么要使用此参数 表 8. TX PMA 可选端口 参数值说明 Enable tx_pma_analog_reset_ack port On/Off 使能可选的 tx_pma_analog_reset_ack 输出端口 此端口不应该用于寄存器模式数据传输 Enable tx_pma_clkout port On/Off 使能可选的 tx_pma_clkout 输出时钟 这是来自 TX PMA 的低速并行时 钟 此时钟源自串化器, 被 PCS/PMA 接口时钟驱动 (10) Enable tx_pma_div_clkout port On/Off 使能可选的 tx_pma_div_clkout 输出时钟 此时钟由串化器生成 您可以使用此时钟驱动内核逻辑, 驱动 FPGA 收发器接口 如果选择 1 或 2 的 tx_pma_div_clkout division factor, 那么此时钟输出产生自 PMA 并行时钟 如果选择 33,40 或 60 的 tx_pma_div_clkout division factor, 那么此时钟输出产生自 PMA 串行时钟 当与 TX FIFO 连接的接口运行在一个不同于 PMA 并行时钟频率的速率上时 ( 例如,66:40 应用 ), 通常使用此时钟 继续... (10) 此时钟不应该用于对 FPGA 收发器接口提供时钟 此时钟可用作外部 clock cleaner 的参考时钟 29

30 2. 在 Cyclone 10 GX 收发器中实现协议 参数值说明 tx_pma_div_clkout division factor Enable tx_pma_iqtxrx_clkout port Enable tx_pma_elecidle port Disabled, 1, 2, 33, 40, 66 On/Off On/Off 使能时选择 tx_pma_div_clkout 输出时钟的分频因子 (11) 使能可选的 tx_pma_iqtxrx_clkout 输出时钟 此时钟可用于将 TX PMA 输出时钟级联到 PLL 的输入 使能 tx_pma_elecidle 端口 当置位此端口时, 发送器被强制进入电气空闲状态 当收发器配置为 PCI Express, 此端口无影响 Enable rx_seriallpbken port On/Off 使能可选的 rx_seriallpbken 控制输入端口 此信号的置位使能收发器 内的 TX 到 RX 串行环回路径 这是一个异步输入信号 表 9. RX CDR 选项 参数值说明 Number of CDR reference clocks 1-5 指定 CDR 参考时钟的数量, 最多 5 个 默认值为 1 若想要动态重配置 CDR 参考时钟源, 则需要使用此特性 Selected CDR reference clock Selected CDR reference clock frequency 0 to <number of CDR reference clocks> -1 < data rate dependent > 指定初始 CDR 参考时钟 此参数决定使用的 CDR 参考时钟数 默认值为 0 指定 CDR 参考时钟频率 此值取决于所指定的数据速率 PPM detector threshold 指定 CDR 的 PPM 阈值 如果输入串行数据与 CDR 参考时钟之间的 PPM 超出此阈值, 那么 CDR 将失锁 默认值为 1000 表 10. 均衡 (Equalization) 参数值说明 CTLE adaptation mode Manual 指定 Continuous Time Linear Equalization (CTLE) 操作模式 对于手动模式, 通过 Assignment Editor 或者修改 Quartus Settings File (.qsf) 或者使用 Avalon Memory-Mapped (Avalon-MM) 接口写入配置寄存器来设置 CTLE 选项 请参考 Continuous Time Linear Equalization (CTLE) 部分获得关于 CTLE 体系结构的详细信息 请参考 How to Enable CTLE 部分获得关于受支持的自适应模式的详细信息 表 11. RX PMA 可选端口 参数值说明 Enable rx_analog_reset_ack port Enable rx_pma_clkout port On/Off On/Off 使能可选的 rx_analog_reset_ack 输出 此端口不应该用于寄存器模式数据传输 使能可选的 rx_pma_clkout 输出时钟 此端口是从 RX 时钟数据恢复 (CDR) 恢复的并行时钟 (12) 继续... (11) (12) 默认值为 Disabled 此时钟不应该用于对 FPGA 收发器接口提供时钟 此时钟可用作外部 clock cleaner 的参考时钟 30

31 2. 在 Cyclone 10 GX 收发器中实现协议 参数值说明 Enable rx_pma_div_clkout port rx_pma_div_clkout division factor Enable rx_pma_iqtxrx_clkout port Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_lockedtodata port and rx_set_lockedtoref ports Enable rx_seriallpbken port Enable PRBS (Pseudo Random Bit Sequence) verifier control and status port On/Off Disabled, 1, 2, 33, 40, 66 On/Off On/Off On/Off On/Off On/Off On/Off On/Off 使能可选的 rx_pma_div_clkout 输出时钟 此时钟由解串器生成 使用此时钟驱动内核逻辑, 驱动 RX PCS-to-FPGA 架构接口, 或者两者 如果选择 1 或 2 的 rx_pma_div_clkout 分频因子, 那么此时钟输出产生自 PMA 并行时钟 如果选择 33,40 或 60 的 rx_pma_div_clkout 分频因子, 那么此时钟输出产生自 PMA 串行时钟 当与 RX FIFO 连接的接口运行在一个不同于 PMA 并行时钟频率的速率上时 ( 例如,66:40 应用 ), 通常使用此时钟 使能时选择 rx_pma_div_clkout 输出时钟的分频因子 (13) 使能可选的 rx_pma_iqtxrx_clkout 输出时钟 此时钟可用于将 TX PMA 输出时钟级联到 PLL 的输入 使能可选的 rx_pma_clkslip 控制输入端口 此时钟的一个上升沿会导致 RX 串行器滑移串行数据一个时钟周期, 或者 2 个单位间隔 (UI) 使能可选的 rx_is_lockedtodata 状态输出端口 此信号表明 RX CDR 当前处于 lock to data 模式, 或者试图锁定到输入数据流 这是一个异步输出信号 使能可选的 rx_is_lockedtoref 状态输出端口 此信号表明 RX CDR 当前锁定到 CDR 参考时钟 这是一个异步输出信号 使能可选的 rx_set_lockedtodata 和 rx_set_lockedtoref 控制输入端口 您可以使用这些控制端口手动控制 RX CDR 的锁定模式 这些都是异步输入信号 使能可选的 rx_seriallpbken 控制输入端口 此信号的置位使能收发器内的 TX 到 RX 串行环回路径 这是一个异步输入信号 使能可选的 rx_prbs_err,rx_prbs_clr 和 rx_prbs_done 控制端口 这些端口控制和搜集内部 PRBS 验证器的状态 Enhanced PCS 参数 这一部分定义了 Native PHY IP core GUI 中的可用参数, 以自定义 Enhanced PCS 中的单独模块 下表描述了可用参数 根据所选的 Transceiver Configuration Rule, 如果指定的设置违反了协议标准, 那么 Native PHY IP core Parameter Editor 将打印错误或警告消息 注意 : 表 12. 关于那些可被使能或禁用的可选端口的详细信息, 请参考 Enhanced PCS Ports 部分 Enhanced PCS 参数 参数范围说明 Enhanced PCS / PMA interface width FPGA fabric /Enhanced PCS interface width 32, 40, 64 指定 Enhanced PCS 与 PMA 之间的接口宽度 32, 40, 64, 66, 67 指定 Enhanced PCS 与 FPGA 架构之间的接口宽度 继续... (13) 默认值为 Disabled 31

32 2. 在 Cyclone 10 GX 收发器中实现协议 参数范围说明 66-bit FPGA 架构到 PCS 接口宽度使用 TX 和 RX 并行数据的 64-bits 模块同步器通过控制总线的较低的 2 比特来决定 66-bit 字的模块边界 67-bit FPGA 架构到 PCS 接口宽度使用 TX 和 RX 并行数据的 64-bits 模块同步器通过控制总线的较低的 3 比特来决定 67-bit 字的模块边界 Enable Enhanced PCS low latency mode Enable RX/TX FIFO double width mode On/Off On/Off 使能 Enhanced PCS 的低时延路径 开启此选项时,Enhanced PCS 中单独的功能模块被旁路, 以提供 PMA 到 Enhanced PCS 之间的最低时延路径 使能 RX 和 TX FIFO 的双宽度模式 您可以使用双宽度模式在 1/2 PCS 频率上运行 FPGA 架构 表 13. Enhanced PCS TX FIFO 参数 参数范围说明 TX FIFO Mode Phase-Compensation Register Interlaken Basic Fast Register 指定以下其中一种模式 : Phase Compensation:TX FIFO 对读时钟 rx_clkout 与写时钟 tx_coreclkin 或者 tx_clkout 之间的时钟相位差进行补偿 可以将 tx_enh_data_valid 连接到 1'b1 Register:TX FIFO 被旁路 tx_parallel_data,tx_control 和 tx_enh_data_valid 在 FIFO 输出上寄存 要始终置位 tx_enh_data_valid 端口 1'b1 用户必须将写时钟 tx_coreclkin 连接到读时钟 tx_clkout Interlaken:TX FIFO 用作弹性缓冲器 在此模式下, 由其它信号控制输入到 FIFO 的数据流 因此,FIFO 写时钟频率不必与读时钟频率相同 您可以通过 tx_enh_data_valid 控制对 FIFO 的写操作 通过监控 FIFO 标志可以避免 FIFO 满或空的情况 Interlaken 帧生成器控制读操作 Basic:TX FIFO 用作弹性缓冲器 此模式支持使用不同的时钟频率驱动 FIFO 的读写侧 tx_coreclkin 或 rx_coreclkin 的最小频率必须是通道数据速率除以 66 tx_coreclkin 或 rx_coreclkin 的频率范围是 (data rate/32) - (data rate/66) 为获得最佳结果,Intel 建议 tx_coreclkin 或 rx_coreclkin = (data rate/32) 通过监控 FIFO flag 来控制读写操作 关于其他信息, 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 章节 Fast Register:TX FIFO 支持 FPGA 架构与 TX PCS 之间更高的最大频率 (f MAX ), 但同时也会导致更高的时延 TX FIFO partially full threshold TX FIFO partially empty threshold 10, 11, 12, 13 指定 Enhanced PCS TX FIFO 的半满阈值 输入一个要求 TX FIFO 标志一个半满状态的值 2, 3, 4, 5 指定 Enhanced PCS TX FIFO 的半空阈值 输入一个要求 TX FIFO 标志一个半空状态的值 Enable tx_enh_fifo_full port Enable tx_enh_fifo_pfull port Enable tx_enh_fifo_empty port Enable tx_enh_fifo_pempty port 使能 tx_enh_fifo_full port 此信号在 TX FIFO 变满时指示 此信号同步于 tx_coreclkin 使能 tx_enh_fifo_pfull 端口 此信号在 TX FIFO 达到指定的半满阈值时指示 此信号与 tx_coreclkin 同步 使能 tx_enh_fifo_empty port 此信号在 TX FIFO 变空时指示 此信号同步于 tx_coreclkin 使能 tx_enh_fifo_empty port 此信号在 TX FIFO 达到指定的半空阈值时指示 此信号与 tx_coreclkin 同步 32

33 2. 在 Cyclone 10 GX 收发器中实现协议 表 14. Enhanced PCS RX FIFO 参数 参数范围说明 RX FIFO Mode Phase-Compensation Register Interlaken 10GBASE-R Basic 对 Enhanced PCS RX FIFO 指定以下其中一种模式 : Phase Compensation: 此模式对读时钟 rx_coreclkin 或 tx_clkout 与写时钟 rx_clkout 之间的时钟相位差进行补偿 Register :RX FIFO 被旁路 rx_parallel_data, rx_control 和 rx_enh_data_valid 在 FIFO 输出上寄存 FIFO 的读时钟 rx_coreclkin 和写时钟 rx_clkout 连接在一起 Interlaken: 对 Interlaken 协议选择此模式 要实现去偏斜, 必须实现一个 FSM,FSM 根据 FIFO flag 对 FIFO 操作进行控制 10GBASE-R: 在此模式中, 实现模块锁定后, 数据通过 FIFO OS (Ordered Sets) 被删除, 插入空闲字 (idles) 以补偿 RX PMA 时钟与架构时钟之间的 +/- 100 ppm 时钟差异, 以实现 字节的最大数据包长度 Basic: 在此模式中,RX FIFO 用作弹性缓冲器 此模式支持使用不同的时钟频率驱动 FIFO 的读写侧 tx_coreclkin 或 rx_coreclkin 的最小频率必须是通道数据速率除以 66 tx_coreclkin 或 rx_coreclkin 的频率范围是 (data rate/32) - (data rate/66) 齿轮箱数据有效标志控制 FIFO 读使能 通过监控 rx_enh_fifo_pfull 和 rx_enh_fifo_empty 标志来决定是否从 FIFO 进行读取 关于更多信息, 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 注意 : 这些标志仅适用于 Interlaken 和 Basic 模式, 在所有其他情况下应该被忽略 RX FIFO partially full threshold RX FIFO partially empty threshold 指定 Enhanced PCS RX FIFO 的半满阈值 默认值为 指定 Enhanced PCS RX FIFO 的半空阈值 默认值为 2 Enable RX FIFO alignment word deletion (Interlaken) Enable RX FIFO control word deletion (Interlaken) Enable rx_enh_data_valid port Enable rx_enh_fifo_full port Enable rx_enh_fifo_pfull port Enable rx_enh_fifo_empty port Enable rx_enh_fifo_pempty port Enable rx_enh_fifo_del port (10GBASE-R) Enable rx_enh_fifo_insert port (10GBASE-R) 开启此选项时, 实现帧同步后, 所有对齐字 (sync words)( 包括第一个同步字 ) 都被移除 如果使能此选项, 那么也必须使能控制字删除 开启此选项时, 使能 Interlaken 控制字移除 当 Enhanced PCS RX FIFO 在 Interlaken 模式下配置时, 实现帧同步后, 使能此选项将删除所有控制字 使能此选项也要求您使能对齐字删除 使能 rx_enh_data_valid port 当 RX FIFO 的 RX 数据有效时此信号进行指示 此信号与 rx_coreclkin 同步 使能 rx_enh_fifo_full port 此信号在 RX FIFO 变满时指示 这是一个异步信号 使能 rx_enh_fifo_pfull port 当 RX FIFO 已经达到指定的半满阈值时此信号进行指示 这是一个异步信号 使能 rx_enh_fifo_empty port 此信号在 RX FIFO 变空时指示 此信号同步于 rx_coreclkin 使能 rx_enh_fifo_pempty port 当 RX FIFO 已经达到指定的半空阈值时此信号发出指示 此信号与 rx_coreclkin 同步 使能可选的 rx_enh_fifo_del status output port 当一个字从速率匹配 FIFO 中删除时此信号发出指示 此信号仅用于 10GBASE-R 收发器配置规则 这是一个异步信号 使能 rx_enh_fifo_insert port 当一个字被插入到速率匹配 FIFO 时此信号发出指示 此信号仅用于 10GBASE-R 收发器配置规则 此信号与 rx_coreclkin 同步 继续... 33

34 2. 在 Cyclone 10 GX 收发器中实现协议 参数范围说明 Enable rx_enh_fifo_rd_en port Enable rx_enh_fifo_align_val port (Interlaken) Enable rx_enh_fifo_align_clr port (Interlaken) 使能 rx_enh_fifo_rd_en input port 使能此信号从 RX FIFO 读取一个字 此信号与 rx_coreclkin 同步 使能 rx_enh_fifo_align_val output port 仅用于 Interlaken 收发器配置规则 此信号与 rx_clkout 同步 使能 rx_enh_fifo_align_clr input port 仅用于 Interlaken 此信号与 rx_clkout 同步 表 15. Interlaken 帧生成器参数 (Interlaken Frame Generator Parameters) 参数范围说明 Enable Interlaken frame generator 使能 Enhanced PCS 的帧生成器模块 Frame generator metaframe length 指定帧生成器的元帧 (metaframe) 长度 此元帧长度包括由帧生成器创建的 4 个帧控制字 (framing control words) Enable Frame Generator Burst Control Enable tx_enh_frame port Enable tx_enh_frame_diag_st atus port Enable tx_enh_frame_burst_e n port 使能帧生成器突发 这决定是否帧生成器根据 tx_enh_frame_burst_en 端口的输入从 TX FIFO 读取数据 使能 tx_enh_frame 状态输出端口 当 Interlaken 帧生成器使能时, 此信号表明一个新元帧的开始 这是一个异步信号 使能 tx_enh_frame_diag_status 2-bit 输入端口 当 Interlaken 帧生成器使能时, 此信号的值包含来自帧层诊断字的状态消息 此信号与 tx_clkout 同步 使能 tx_enh_frame_burst_en 输入端口 当使能 Interlaken 帧生成器的突发控制时, 此信号被置位以控制从 TX FIFO 的帧生成器数据读取 此信号与 tx_clkout 同步 表 16. Interlaken 帧同步器参数 (Interlaken Frame Synchronizer Parameters) 参数范围说明 Enable Interlaken frame synchronizer 开启此选项时, 使能 Enhanced PCS 帧同步器 Frame synchronizer metaframe length 指定帧同步器的元帧长度 Enable rx_enh_frame port Enable rx_enh_frame_lock port Enable rx_enh_frame_diag_st atus port 使能 tx_enh_frame output port 当 Interlaken 帧生成器使能时, 此信号表明一个新元帧的开始 这是一个异步信号 使能 rx_enh_frame_lock output port 当 Interlaken 帧同步器使能时, 此信号被置位以表明帧同步器已经实现元帧描述 这是一个异步输出信号 使能 rx_enh_frame_diag_status output port 当 Interlaken 帧同步器使能时, 此信号包含成帧层诊断字的值 (bits 33:32]) 这是一个每通道 2 比特输出信号 当接收到一个有效的诊断字时, 此信号被锁存 这是一个异步信号 34

35 2. 在 Cyclone 10 GX 收发器中实现协议 表 17. Interlaken CRC32 生成器和检查器参数 (Interlaken CRC32 Generator and Checker Parameters) 参数范围说明 Enable Interlaken TX CRC-32 Generator Enable Interlaken TX CRC-32 generator error insertion Enable Interlaken RX CRC-32 checker Enable rx_enh_crc32_err port 开启此选项时,TX Enhanced PCS 数据通路使能 CRC32 生成器功能 CRC32 可用作诊断工具 CRC 包含整个元帧, 其中包括诊断字 当开启此选项时, 使能 Interlaken CRC-32 生成器的错误插入功能 错误插入是周期精确的 当此功能使能时,tx_control[8] 或 tx_err_ins 信号的置位会在错误地反转字期间进行 CRC 计算, 因此, 为该元帧创建的 CRC 是错误的 使能 CRC-32 checker 功能 当开启此选项时,Enhanced PCS 使能 rx_enh_crc32_err port 置位此信号表明 CRC checker 已经在当前元帧中发现一个错误 这是一个异步信号 表 GBASE-R BER Checker 参数 参数范围说明 Enable rx_enh_highber port (10GBASE-R) Enable rx_enh_highber_clr_c nt port (10GBASE-R) Enable rx_enh_clr_errblk_cou nt port (10GBASE-R) 使能 rx_enh_highber port 对于 10GBASE-R 收发器配置规则, 置位此信号表明一个高于 10-4 的误码率 根据 10GBASE-R 规范, 当在 125 us 之内有至少 16 个错误时会置位此信号 这是一个异步信号 使能 rx_enh_highber_clr_cnt input port 对于 10GBASE-R 收发器配置规则, 置位此信号以清零内部计数器 此计数器表明 BER 状态机进入 "BER_BAD_SH" 状态的次数 这是一个异步信号 使能 rx_enh_clr_errblk_count input port 对于 10GBASE-R 收发器配置规则, 置位此信号以清零内部计数器 此计数器表明 RX 状态机进入 RX_E 状态的次数 这是一个异步信号 表 b/66b 编码器和解码器参数 参数范围说明 Enable TX 64b/66b encoder (10GBASE-R) Enable RX 64b/66b decoder (10GBASE-R) Enable TX sync header error insertion 开启此选项时,Enhanced PCS 使能 TX 64b/66b 编码器 开启此选项时,Enhanced PCS 使能 TX 64b/66b 解码器 开启此选项时,Enhanced PCS 支持周期精确的错误创建功能, 以协助执行接收器上的错误条件测试 当使能错误插入功能并设置错误标志时, 错误地生成当前字的编码同步头 如果正确的同步头是 2'b01( 控制类型 ), 那么编码 2'b00 如果正确的同步头是 2'b10( 数据类型 ), 那么编码 2'b11 35

36 2. 在 Cyclone 10 GX 收发器中实现协议 表 20. 加扰器和解扰器参数 (Scrambler and Descrambler Parameters) 参数范围说明 Enable TX scrambler (10GBASE-R/ Interlaken) TX scrambler seed (10GBASE-R/ Interlaken) Enable RX descrambler (10GBASE-R/ Interlaken) 用户指定的 58 位值 使能加扰器功能 此选项用于 Basic (Enhanced PCS) 模式,Interlaken 和 10GBASE-R 协议 当模块同步器使能并具有 66:32,66:40 或 66:64 齿轮箱比率时, 您可以在 Basic (Enhanced PCS) 模式下使能加扰器 您必须对 Interlaken 协议提供非零种子 (non-zero seed) 对于一个多通道 Interlaken Transceiver Native PHY IP, 第一个通道加扰器包含此种子 (feed), 其他通道的种子以每个通道一个种子增加 10GBASE-R 的初始种子是 0x03FFFFFFFFFFFFFF 10GBASE-R 和 Interlaken 协议需要此参数 使能解扰器功能 此选项用于 Basic (Enhanced PCS) 模式,Interlaken 和 10GBASE-R 协议 当模块同步器使能并具有 66:32,66:40 或 66:64 齿轮箱比率时, 您可以在 Basic (Enhanced PCS) 模式下使能解扰器 表 21. Interlaken 差异生成器和检查器参数 参数范围说明 Enable Interlaken TX disparity generator Enable Interlaken RX disparity checker Enable Interlaken TX random disparity bit 开启此选项时,Enhanced PCS 使能差异生成器 此选项用于 Interlaken 协议 开启此选项时,Enhanced PCS 使能差异检查器 此选项用于 Interlaken 协议 启用 Interlaken 随机差异比特 使能时, 一个随机数用作差异位, 从而节省一个延迟周期 表 22. 模块同步器参数 参数范围说明 Enable RX block synchronizer Enable rx_enh_blk_lock port 开启此选项时,Enhanced PCS 使能 RX 模块同步器 此选项用于 Basic (Enhanced PCS) 模式,Interlaken 和 10GBASE-R 使能 rx_enh_blk_lock 端口 当模块同步器使能时, 此信号被置位以表明已经实现模块描述 (block delineation) 表 23. 齿轮箱参数 参数范围说明 Enable TX data bitslip 开启此选项时,TX 齿轮箱运行在 bitslip 模式 tx_enh_bitslip port 控 制 TX 并行数据到达 PMA 前滑掉的比特数 Enable TX data polarity inversion 开启此选项时,TX 数据的极性被反转 这使您能够纠正 PCB 上错误的布局和布线 Enable RX data bitslip 开启此选项时,Enhanced PCS RXd 模块同步器运行在 bitslip 模式 使能 时, 在上升沿置位 rx_bitslip port, 以确保来自 PMA 的 RX 并行数据在 到达 PCS 前滑掉一个比特 Enable RX data polarity inversion Enable tx_enh_bitslip port 开启此选项时,RX 数据的极性被反转 这使您能够纠正 PCB 上错误的布局和布线 使能 tx_enh_bitslip port 当 TX bit slip 使能时, 该信号控制 TX 并行数据到达 PMA 前滑掉的比特数 Enable rx_bitslip port 使能 rx_bitslip port 当 RX bit slip 使能时, 在上升沿置位 rx_bitslip 信号, 以确保来自 PMA 的 RX 并行数据在到达 PCS 前滑掉 一个比特 在 Standard PCS 与 Enhanced PCS 之间共享此端口 36

37 2. 在 Cyclone 10 GX 收发器中实现协议 相关链接 增强 PCS 端口 ( 第 47 页 ) Cyclone 10 GX 增强型 PCS 体系结构 ( 第 248 页 ) Interlaken ( 第 63 页 ) 10GBASE-R and 10GBASE-R with IEEE 1588v2 Variants ( 第 91 页 ) 使用 "Basic (Enhanced PCS)" 配置 ( 第 136 页 ) 标准 PCS 参数 此部分对定制标准 PCS 时要指定的参数进行了描述 关于配置这些协议的 Standard PCS 的具体信息, 请参考此用户指南中描述这些协议支持的相关章节 表 24. 标准 PCS 参数 注意 : 关于那些可被使能或禁用的可选端口的详细信息, 请参考标准 PCS 端口部分 参数范围说明 Standard PCS/PMA interface width FPGA fabric/standard TX PCS interface width FPGA fabric/standard RX PCS interface width 8, 10, 16, 20 指定 Standard PCS 与收发器 PMA 之间的数据接口宽度 8, 10, 16, 20, 32, 40 显示 FPGA 架构到 TX PCS 接口宽度 此值由 Standard TX PCS 数据通路中的单独模块的当前配置决定 8, 10, 16, 20, 32, 40 显示 FPGA 架构到 RX PCS 接口宽度 此值由 Standard RX PCS 数据通路中的单独模块的当前配置决定 Enable Standard PCS low latency mode 使能 Standard PCS 的低延迟路径 Standard PCS 中的某些功能模块被旁路以提供最低延迟 在使用为 Transceiver configuration rules 而指定的 Basic/Custom w/rate Match (Standard PCS) 时不能开启此参数 表 25. 标准 PCS FIFO 参数 参数范围说明 TX FIFO mode RX FIFO mode Enable tx_std_pcfifo_full port low_latency register_fifo fast_register low_latency register_fifo 指定 Standard PCS TX FIFO 模式 可使用以下模式 : low_latency: 此模式添加 2 到 3 个周期的时延到 TX 数据通路 register_fifo: 在此模式下,FIFO 被寄存器取代以降低通过 PCS 的时延 此模式用于诸如 CPRI 的协议, 这类协议要求确定性时延 fast_register: 此模式支持 FPGA 架构与 TX PCS 之间更高的最大频率 (f MAX ), 但同时也产生更高的时延 可使用以下模式 : low_latency: 该模式增加了 2-3 个周期的延迟到 RX 数据通路 register_fifo: 在这种模式下,FIFO 被寄存器取代以减少通过 PCS 的延迟 将该模式用于需要确定性延迟的协议, 如 CPRI 或者 1588 使能 tx_std_pcfifo_full 端口 当标准 TX 相位补偿 FIFO 变满时此信号发出指示 此信号同步于 tx_coreclkin 继续... 37

38 2. 在 Cyclone 10 GX 收发器中实现协议 参数范围说明 Enable tx_std_pcfifo_empty port Enable rx_std_pcfifo_full port Enable rx_std_pcfifo_empty port 使能 tx_std_pcfifo_empty 端口 当标准 TX 相位补偿 FIFO 变空时此信号发出指示 此信号同步于 tx_coreclkin 使能 rx_std_pcfifo_full 端口 当标准 RX 相位补偿 FIFO 变满时此信号发出指示 此信号同步于 tx_coreclkin 使能 rx_std_pcfifo_empty 端口 当标准 RX 相位补偿 FIFO 变空时此信号发出指示 此信号同步于 rx_coreclkin 表 26. 字节串化器和解串器参数 (Byte Serializer and Deserializer Parameters) 参数范围说明 Enable TX byte serializer Enable RX byte deserializer Disabled Serialize x2 Serialize x4 Disabled Deserialize x2 Deserialize x4 指定 Standard PCS 的 TX 字节串化器模式 此收发器体系结构支持 Standard PCS 运行在双倍或四倍的 PMA 串化器数据宽度上 此字节串化器支持 PCS 运行在较低的内部时钟频率上, 以适应更大范围的 FPGA 接口宽度 Serialize x4 仅适用于 PCIe 协议实现 指定 Standard PCS 的 RX 字节解串器模式 此收发器体系结构支持 Standard PCS 运行在双倍或四倍的 PMA 解串器数据宽度上 此字节解串器支持 PCS 运行在较低的内部时钟频率上, 以适应更大范围的 FPGA 接口宽度 Deserialize x4 仅适用于 PCIe 协议实现 表 27. 8B/10B 编码器和解码器参数 (8B/10B Encoder and Decoder Parameters) 参数范围说明 Enable TX 8B/10B encoder Enable TX 8B/10B disparity control Enable RX 8B/10B decoder 开启此选项时,Standard PCS 使能 TX 8B/10B 编码器 开启此选项时,Standard PCS 包括 8B/10B 编码器的差异控制 使用 tx_forcedisp 控制信号可以强制 8B/10B 编码器的差异 开启此选项时,Standard PCS 包括 8B/10B 解码器 表 28. 速率匹配 FIFO 参数 (Rate Match FIFO Parameters) 参数范围说明 RX rate match FIFO mode RX rate match insert/ delete -ve pattern (hex) RX rate match insert/ delete +ve pattern (hex) Enable rx_std_rmfifo_full port Enable rx_std_rmfifo_empty port Disabled Basic 10-bit PMA width Basic 20-bit PMA width GbE PIPE PIPE 0 ppm User-specified 20 bit pattern User-specified 20 bit pattern 指定 Standard PCS 中 RX 速率匹配 FIFO 的操作 基本 ( 单宽度 ) 模式下的速率匹配 FIFO ( 第 151 页 ) Rate Match FIFO Basic (Double Width) 模式 ( 第 153 页 ) GbE 的速率匹配 FIFO ( 第 85 页 ) PIPE 的收发器通道数据通路 ( 第 103 页 ) 指定 RX 速率匹配 FIFO 的 -ve ( 负 ) 差异值 ( 十六进制的字符串值 ) 指定 RX 速率匹配 FIFO 的 +ve ( 正 ) 差异值 ( 十六进制的字符串值 ) 使能可选的 rx_std_rmfifo_full 端口 使能 rx_std_rmfifo_empty 端口 38

39 2. 在 Cyclone 10 GX 收发器中实现协议 表 29. Word Aligner 和 Bitslip 参数 参数范围说明 Enable TX bitslip 开启此选项时,PCS 包括 bitslip 功能 此功能可以滑掉输出 TX 数据 中由 tx_std_bitslipboundarysel 控制信号指定的比特数 量 Enable tx_std_bitslipboundarysel port RX word aligner mode bitslip manual (PLD controlled) synchronous state machine deterministic latency 使能 tx_std_bitslipboundarysel 控制信号 指定 Standard PCS 的 RX 字对齐器模式 字对齐宽度取决于 PCS 和 PMA 宽度以及 8B/10B 是否使能 请参考 "Word Aligner" 获得详细信息 RX word aligner pattern length 7, 8, 10, 16, 20, 32, 40 指定字对齐器用于对齐的码型长度 请参考 "Word Aligner" 中的 "RX Word Aligner Pattern Length" 表 此表显示了所有可用字对齐器模式下的 "Rx Word Aligner Pattern Length" 的可能值 RX word aligner pattern (hex) User-specified 指定十六进制的字对齐码型 Number of word alignment patterns to achieve sync Number of invalid words to lose sync Number of valid data words to decrement error count 指定在字对齐器实现同步锁定前必须接收到的有效字对齐码型的数量 默认值是 指定在字对齐器失去同步前必须接收到的有效数据代码或差异错的数量 默认值是 指定用于递减错误计数器而必须接收到的有效数据代码的数量 如果字对齐器接收到足够的有效数据代码将错误计数器递减为 0, 那么字对齐返回到同步锁定 Enable fast sync status reporting for deterministic Latency SM Enable rx_std_wa_patternalign port 使能时,rx_syncstatus 在解串器完成移位以达到字对齐之后立即置高 未使能时,rx_syncstatus 将在周期移位操作 (cycle slip operation) 完成并且 PCS 检测到字对齐码型后 ( 例如, rx_patterndetect 置位 ) 置位 仅当所选择的协议是 CPRI (Auto) 时, 才可使用此参数 使能 rx_std_wa_patternalign 端口 当在手动模式下配置字对齐器和此信号使能时, 字对齐器对齐到下一个输入字对齐码型 Enable rx_std_wa_a1a2size port 使能可选的 rx_std_wa_a1a2size 控制输入端口 Enable rx_std_bitslipboundarysel port 使能可选的 rx_std_bitslipboundarysel 状态输出端口 Enable rx_bitslip port 使能 rx_bitslip 端口 此端口被 Standard PCS 与 Enhanced PCS 共享 表 30. 比特倒转与极性反转 (Bit Reversal and Polarity Inversion) 参数范围说明 Enable TX bit reversal 开启此选项时,8B/10B 编码器在发送 TX 并行数据到 PMA 进行串化之前先将其倒转 发送的 TX 数据比特顺序被倒转 正常顺序是从 LSB 到 MSB 倒转顺序是从 MSB 到 LSB 在电路操作期间, 此设置可通过动态重配置进行更改 Enable TX byte reversal 开启此选项时,8B/10B 编码器在发送数据前先将数据的字节顺序倒转 此功能使您能够倒转那些被错误交换的字节顺序 当 PCS/PMA 接口宽度是 16 或者 20 比特时,PCS 能够交换 8-bit 以及 10-bit 字的顺序 在某些收发器配置规则下, 此选项不可用 继续... 39

40 2. 在 Cyclone 10 GX 收发器中实现协议 参数范围说明 Enable TX polarity inversion 开启此选项时,tx_std_polinv 端口控制 TX 并行数据到 PMA 的极性反转 当开启此参数时, 也需要开启 Enable tx_polinv port Enable tx_polinv port 开启此选项时, 使能 tx_polinv 输入控制端口 如果在电路板布局过程 中错误地交换了一个串行差分链路的正负信号, 那么使用此控制端口可以交 换此串行差分链路的正负信号 Enable RX bit reversal 开启此选项时, 字对齐器倒转 RX 并行数据 接收的 RX 数据比特顺序被倒 转 正常顺序是从 LSB 到 MSB 倒转顺序是从 MSB 到 LSB 此设置可通 过动态重配置进行更改 使能 Enable RX bit reversal 时, 也必须使能 Enable rx_std_bitrev_ena port Enable rx_std_bitrev_ena port 开启此选项并置位 rx_std_bitrev_ena 控制端口时,RX 数据顺序会被倒转 正常顺序是从 LSB 到 MSB 倒转顺序是从 MSB 到 LSB Enable RX byte reversal 开启此选项时, 字对齐器在将数据存储到 RX FIFO 之前先将数据的字节顺序倒转 此功能使您能够倒转那些被错误交换的字节顺序 当 PCS/PMA 接口宽度为 16 比特或者 20 比特时,PCS 能够交换 8-bit 以及 20-bit 字的顺序 在某些收发器配置规则下, 此选项不可用 当使能 Enable RX byte reversal 时, 也必须使能 Enable rx_std_byterev_ena port Enable rx_std_byterev_ena port Enable RX polarity inversion 开启此选项并置位 rx_std_byterev_ena 输入控制端口时, 从 PMA 接收的单独 8-bit 或 10-bit 字的顺序会被交换 开启此选项时,rx_std_polinv 端口将反转 RX 并行数据的极性 当开启此参数时, 也需要使能 Enable rx_polinv port Enable rx_polinv port 开启此选项时, 使能 rx_polinv 输入 如果在电路板布局过程中错误地 交换了一个串行差分链路的正负信号, 那么使用此控制端口可以交换此串行 差分链路的正负信号 Enable rx_std_signaldetect port 开启此选项时, 使能可选的 rx_std_signaldetect 输出端口 PCI Express 协议要求此信号 如果使能, 那么信号阈值检测电路会检测出现在 RX 输入缓存上的信号电平是否高于您指定的信号检测阈值电压 使用 Quartus Prime Assignment Editor 或者通过修改 Quartus Settings File (.qsf) 可以指定信号检测阈值 表 31. PCIe 端口 参数范围说明 Enable PCIe dynamic datarate switch ports Enable PCIe pipe_hclk_in and pipe_hclk_out ports Enable PCIe electrical idle control and status ports Enable PCIe pipe_rx_polarity port 开启此选项时, 使能 pipe_rate pipe_sw 和 pipe_sw_done 端口 这些端口应该连接到多通道 PCIe Gen2 配置的 PLL IP core 实例 pipe_sw 和 pipe_sw_done 端口仅用于多通道绑定配置 开启此选项时, 使能 pipe_hclk_in 和 pipe_hclk_out 这些端口必须连接到 PLL IP core 实例, 以用于 PCI Express 配置 开启此选项时, 使能 pipe_rx_eidleinfersel 和 pipe_rx_elecidle 端口 这些端口用于 PCI Express 配置 开启此选项时, 使能 pipe_rx_polarity 输入控制端口, 此选项用于控制 PCI Express 配置的通道信号极性 当 Standard PCS 被配置用于 PCIe 时, 此信号的置位会反转 RX 比特极性 对于其他的收发器配置规则, 可选的 rx_polinv 端口将反转 RX 比特流的极性 40

41 2. 在 Cyclone 10 GX 收发器中实现协议 PCS Direct 表 32. PCS Direct 数据通路参数 参数范围说明 PCS Direct interface width 8, 10, 16, 20, 32, 40, 64 指定 PLD 与收发器 PMA 之间的数据接口宽度 动态重配置参数 动态重配置使您能够在不对器件断电的情况下更改收发器通道和 PLL 的行为 每个收发器通道和 PLL 均包括一个 Avalon-MM 从接口用于重配置 此接口提供对每个通道和 PLL 的可编程地址空间的直接访问 由于每个通道和 PLL 均包含一个专用的 Avalon-MM 从接口, 因此可以同时或逐一动态修改通道 如果您的系统不需要同时重配置, 那么您可以参数化 Transceiver Native PHY IP 以共享同一个重配置接口 您可以使用动态重配置来更改收发器通道和 PLL 的众多功能和特性 例如, 您可以将参考时钟输入更改成 TX PLL 您也可以在 Standard 和 Enhanced 数据通路之间进行更改 表 33. 动态重配置 参数值说明 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE On/Off On/Off On/Off On/Off 开启此选项时, 使能动态重配置接口 开启此选项时,Transceiver Native PHY IP 提供一个单一 Avalon-MM 从接口, 用于对所有通道的动态重配置 在这种配置中, 重配置地址总线的 [n-1:10] 高地址比特指定通道 的信道号是二进制编码的 地址比特 [9:0] 提供了一个通道的重配置空间内的寄存器偏移地址 开启此选项时,Transceiver Native PHY IP 包括一个嵌入的 Altera Debug Master Endpoint (ADME), 从内部连接到 Avalon-MM 从接口进行动态重配置 ADME 能够访问收发器的重配置空间 它能够使用 System Console 通过 JTAG 执行某些测试和调试功能 对于使用多个通道的配置就, 此选项要求您使能 Share reconfiguration interface 选项 使能后,reconfig_waitrequest 将不再通过 PreSICE 显示 AVMM 仲裁的状态 而 AVMM 仲裁状态会反映在一个软状态寄存器位中 此特性要求使能 "Optional Reconfiguration Logic" 下的 "Enable control and status registers" 功能 表 34. 可选的重配置逻辑 参数值说明 Enable capability registers Set user-defined IP identifier Enable control and status registers Enable PRBS (Pseudo Random Binary Sequence) soft accumulators On/Off User-defined On/Off On/Off 使能 capability 寄存器, 该寄存器提供关于收发器通道配置的高级消息 设置用户定义的数字标识符, 以便 capability 寄存器使能时, 可以从 user_identifier 偏移读取该标识符 使能软核寄存器, 通过嵌入式调试读取 PHY 接口上的状态信号和写入控制信号 使能软核逻辑, 当使用硬 PRBS 生成器和检查器时执行 PRBS 比特和错误累加 41

42 2. 在 Cyclone 10 GX 收发器中实现协议 表 35. 配置文件 参数值说明 Configuration file prefix Generate SystemVerilog package file <prefix> On/Off 指定用于所生成配置文件的文件前缀 Transceiver Native PHY IP 的每种变体都应该对配置文件使用唯一的前缀 开启此选项时,Transceiver Native PHY IP 生成一个 SystemVerilog 封装文件 _reconifg_parameters.sv 此文件包含使用重配置所需的属性值定义的参数 Generate C header file On/Off 开启此选项时,Transceiver Native PHY IP 生成一个 C header 文件 reconfig_parameters.h 此文件包含使用重配置所需的属性值定义的 宏 Generate MIF (Memory Initialization File) Include PMA analog settings in configuration files On/Off On/Off 开启此选项时,Transceiver Native PHY IP 生成一个 MIFreconfig_parameters.mif 此文件包含重配置所需要的数据格式的属性值 使能时,IP 允许您对在 Analog PMA settings (Optional) 选项卡中选择的 PMA 模拟设置进行配置 这些设置将包含在生成的配置文件中 注意 : 您仍然必须使用 Quartus 中的 Quartus Prime Setting File (.qsf) 约束来对当前配置指定模拟设置 此选项不会去除对模拟设置指定 Quartus Prime Setting File (.qsf) 约束的要求 关于使用 QSF assignments 的详细信息, 请参考 Cyclone 10 GXTransceiver PHY User Guide 中的 Analog Parameter Settings 章节 表 36. 配置文件 (Configuration Profiles) 参数值说明 Enable multiple reconfiguratio n profiles Enable embedded reconfiguratio n streamer Generate reduced reconfiguratio n files On/Off On/Off On/Off 使能后, 可以使用 GUI 来存储多个配置 Quartus 使用此信息在时序驱动编译期间包括所有配置的必要时序电弧 Native PHY 为所有存储的配置文件生成重配置文件 Native PHY 还会检查多个重配置文件的一致性, 以确保能够在它们之间进行重配置 除此之外, 这还会检查是否已经对每种配置显示了相同的端口 (14) 使能嵌入式重配置 streamer, 从而自动执行多个预定义配置 profile 间动态重配置程序 这是可选的, 可提高逻辑使用率 PHY 包括在预配置文件之间进行动态重配置所需的所有逻辑和数据 使能后,Native PHY 会生成重配置报告文件, 其中仅包含多个已配置配置文件之间不同的属性或 RAM 数据 通过使用减小的.mif 文件, 重配置时间也会缩短 Number of reconfiguratio n profiles Selected reconfiguratio n profile Store configuration to selected profile Load configuration from selected profile 1-8 指定多种重配置设置文档被使能时可支持的重配置设置文档的数量 0-7 选择在单击所选设置文件的相关按钮时要存储 / 加载 / 清除 / 刷新的重配置设置文件 - 点击此按钮将当前的 Native PHY 参数设置存储到由 Selected reconfiguration profile 参数指定的设置文件中 - 点击此按钮将从 Selected reconfiguration profile 参数指定的存储设置文档中加载当前的 Native PHY 和参数设置 继续... (14) 有关时序收敛的更多信息, 请参阅 Reconfiguration Interface and Dynamic Reconfiguration 章节 42

43 2. 在 Cyclone 10 GX 收发器中实现协议 参数值说明 Clear selected profile Clear all profiles Refresh selected profile - 点击此按钮将清除或删除由 Selected reconfiguration profile 参数指定的配置文件的存储 Native PHY 参数设置 一个空的配置文件将默认为 Native PHY 的当前参数设置 - 单击此按钮将清除所有设置文档的 Native PHY 参数设置 - 点击此按钮相当于按顺序单击 Load configuration from selected profile 和 Store configuration to selected profile 按钮 此操作从 Selected reconfiguration profile 参数指定的所存储的设置文档中加载 Native PHY 参数设置, 然后将该参数存储回设置文档 表 37. 动态重配置的模拟 PMA 设置 ( 可选 ) TX 模拟 PMA 设置 参数值说明 Analog Mode (Load Intelrecommended Default settings) Override Intelrecommended Analog Mode Default settings Cei_11100_lr to xfp_9950 On/Off 选择模拟协议模式来预选 TX pin swing 设置 (VOD 预加重和摆率 ) 在 GUI 中加载预选值后, 如果单独 TX pin swing 设置中的一个或多个需要被改变, 那么需要使能该选项来覆盖 Intel 建议的默认设置, 从而单独修改设置 使能该选项来覆盖 Intel 建议的设置, 对所选的 TX 模拟模式一个或多个 TX 模拟参数 Output Swing Level (VOD) 0-31 选择发送器可编程的输出差分电压摆幅 Pre-Emphasis First Pre- Tap Polarity Pre-Emphasis First Pre- Tap Magnitude Pre-Emphasis Second Pre-Tap Polarity Pre-Emphasis Second Pre-Tap Magnitude Pre-Emphasis First Post- Tap Polarity Pre-Emphasis First Post- Tap Magnitude Pre-Emphasis Second Post-Tap Polarity Fir_pre_1t_neg Fir_pre_1t_pos 0-16 (15) Fir_pre_2t_neg Fir_pre_2t_pos 0-7 (16) Fir_post_1t_neg Fir_post_1t_pos 0-25 (17) Fir_post_2t_neg Fir_post_2t_pos 选择预加重的第一个预抽头 (pre-tap) 的极性 选择预加重的第一个预抽头 (pre-tap) 的幅度 选择预加重的第二个预抽头 (pre-tap) 的极性 选择预加重的第二个预抽头 (pre-tap) 的幅度 选择预加重的第一个后抽头 (post-tap) 的极性 选择预加重的第一个后抽头 (post-tap) 的幅度 选择预加重的第二个后抽头 (post-tap) 的极性 继续... (15) (16) 关于详细信息, 请参考 Analog Parameter Settings 章节中的 XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 部分中的 Available Options 表格 关于详细信息, 请参考 Analog Parameter Settings 章节中的 XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 部分中的 Available Options 表格 (17) 关于详细信息, 请参考 Analog Parameter Settings 章节中的 XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 部分中的 Available Options 表格 43

44 2. 在 Cyclone 10 GX 收发器中实现协议 参数值说明 Pre-Emphasis Second Post-Tap Magnitude 0-12 (18) 选择要预加重的第二个后抽头 (post-tap) 的幅度 Slew Rate Control slew_r0 to slew_r5 选择 TX 输出信号的摆率 有效值覆盖最慢至最快的速度 High-Speed Compensation On-Chip termination RX 模拟 PMA 设置 Override Intelrecommended Default settings CTLE (Continuous Time Linear Equalizer) mode DC gain control of high gain mode CTLE AC Gain Control of High Gain Mode CTLE Variable Gain Amplifier (VGA) Voltage Swing Select Enable/Disable r_r1 r_r2 On/Off non_s1_mode No_dc_gain to stg4_gain7 radp_ctle_acgain_4s_0 to radp_ctle_acgain_4s_28 radp_vga_sel_0 to radp_vga_sel_4 使能 TX 驱动器中的配电网络 (PDN) 导致的符号间干扰 (ISI) 补偿 使能时, 它会减少由 PDN 导致的 ISI 抖动, 但会增加功耗 选择片上 TX 差分匹配 使能该选项来覆盖 Intel 建议的一个或多个 TX 模拟参数的设置 对 Continuous Time Linear Equalizer (CTLE) 选择 RX 高增益模式 non_s1_mode 选择高增益模式下的 Continuous Time Linear Equalizer (CTLE) 的 DC 增益 选择在高增益模式下, 当 CTLE 处于手动模式时,Continuous Time Linear Equalizer (CTLE) 的 AC 增益 选择 Variable Gain Amplifier (VGA) 输出电压摆幅 On-Chip termination R_ext0, r_r1, r_r2 选择片上 RX 差分匹配 表 38. 生成选项 参数值说明 Generate parameter documentation file On/Off 开启此选项时,generation 生成一个 Comma-Separated Value (.csv) 文件, 包含 Transceiver Native PHY IP 参数的描述 PMA 端口 本节介绍了 Cyclone 10 GX Transceiver Native PHY IP core 的 PMA 和校准端口 下表中的变量代表这些参数 : <n> 通道的数量 <d> 串化因子 <s> 符号大小 <p> PLL 的数量 (18) 关于详细信息, 请参考 Analog Parameter Settings 章节中的 XCVR_C10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP 部分中的 Available Options 表格 44

45 2. 在 Cyclone 10 GX 收发器中实现协议 表 39. TX PMA 端口 名称方向时钟域说明 tx_serial_data[<n> -1:0] Input N/A 这是 TX PMA 的串行数据输出 tx_serial_clk0 Input Clock 这是来自 TX PLL 的串行时钟 此时钟的频率取决于数据速率和时钟分 频因子 此时钟仅用于非绑定 (non-bonded) 通道 对于绑定通道, 使 用 tx_bonding_clocks 时钟 TX 输入 tx_bonding_clocks[ <n><6>-1:0] Input Clock 这是一条 6-bit 总线, 承载每个通道的低速并行时钟 这些时钟是主 CGB 的输出 仅对绑定通道使用这些时钟 可选端口 tx_serial_clk1 tx_serial_clk2 tx_serial_clk3 tx_serial_clk4 tx_analog_reset_ac k Inputs Clocks 这些是来自 TX PLL 的串行时钟 这些时钟的频率取决于数据速率和时 钟分频因子 当指定多个 TX PLL 时使能这些额外的端口 Output Asynchronous 使能可选的 tx_pma_analog_reset_ack 输出 此端口不应该用 于寄存器模式数据传输 tx_pma_clkout Output Clock 这是来自 TX PMA 的低速并行时钟, 当在 Transceiver Native PHY IP core Parameter Editor 中开启 Enable tx_pma_clkout 端 口时可用 (19) tx_pma_div_clkout Output Clock 如果 tx_pma_div_clkout 分频因子指定为 1 或 2, 那么此时钟输出产生自 PMA 并行时钟 ( 低速并行时钟 ) 如果 tx_pma_div_clkout 分频因子指定为 33,40 或 66, 那么此时钟输出产生自 PMA 串行时钟 当与 TX FIFO 连接的接口运行在一个不同于 PMA 并行时钟频率的速率上时 ( 例如,66:40 应用 ), 通常使用此时钟 tx_pma_iqtxrx_clko ut tx_pma_elecidle[<n >-1:0] rx_seriallpbken[<n >-1:0] Output Clock 在 Transceiver Native PHY IP core Parameter Editor 中开启 Enable tx_pma_iqtxrx_clkout 端口后方可使用此端口 该输出 时钟可用于将 TX PMA 输出时钟级联到 PLL 的输入 Input Asynchronous 此信号置位时, 发送器被强制进入电气空闲状态 当对 PCI Express 协议配置收发器时, 此端口不起作用 Input Asynchronous 在 Transceiver Native PHY IP core Parameter Editor 中开启 Enable rx_seriallpbken 端口后方可使用此端口 此信号的置位使能收发器内的 TX 到 RX 串行环回路径 此信号可以在 Duplex 或者 Simplex 模式下使能 如果在 Simplex 模式下使能, 那么您必须在相同源的 TX 以及 RX 实例上驱动此信号 否则设计无法编译 表 40. RX PMA 端口 名称方向时钟域说明 rx_serial_data[<n> -1:0] Input N/A 指定 RX PMA 的串行数据输入 rx_cdr_refclk0 Input Clock 指定 RX 时钟数据恢复 (CDR) 电路的参考时钟输入 可选端口 rx_cdr_refclk1 rx_cdr_refclk4 Input Clock 指定 RX 时钟数据恢复 (CDR) 电路的参考时钟输入 继续... (19) 此时钟不用于对 FPGA 收发器接口提供时钟 此时钟可以用作外部 clock cleaner 的参考时钟 45

46 2. 在 Cyclone 10 GX 收发器中实现协议 名称方向时钟域说明 rx_analog_reset_ac k Output Asynchronous 使能可选的 rx_pma_analog_reset_ack 输出 此端口不应该用于寄存 器模式数据传输 rx_pma_clkout Output Clock 此时钟是从 RX CDR 电路恢复的并行时钟 rx_pma_div_clkout Output Clock 解串器生成此时钟 可以使用此时钟驱动内核逻辑, PCS-to-FPGA 架构接口, 及两者 如果 rx_pma_div_clkout 分频因子指定为 1 或 2, 那么此时钟输出产生自 PMA 并行时钟 ( 低速并行时钟 ) 如果 rx_pma_div_clkout 分频因子指定为 33,40 或 66, 那么此时钟输出产生自 PMA 串行时钟 当与 RX FIFO 连接的接口运行在一个不同于 PMA 并行时钟 ( 低速并行时钟 ) 频率的速率上时 ( 例如,66:40 应用 ), 通常使用此时钟 rx_pma_iqtxrx_clko ut Output Clock 在 Transceiver Native PHY IP core Parameter Editor 中开启 Enable rx_pma_iqtxrx_clkout 端口后方可使用此端口 该输出时 钟可用于将 RX PMA 输出时钟级联到 PLL 的输入 rx_pma_clkslip Output Clock 置位时, 表示解串器已经跳过一个串行比特或者暂停串行时钟一个周期, 以实现字对齐 因此, 并行时钟的周期在时钟滑动 (clock slip) 操作期间 可被延长 1 个单元间隔 (UI) rx_is_lockedtodat a[<n>-1:0] rx_is_lockedtoref[ <n>-1:0] rx_set_locktodata[ <n>-1:0] rx_set_locktoref[< n>-1:0] rx_seriallpbken[<n >-1:0] Output rx_clkout 置位时表明 CDR PLL 被锁定到输入数据,rx_serial_data Output rx_clkout 置位时表明 CDR PLL 被锁定到输入参考时钟 Input Asynchronous 此端口提供 RX CDR 电路的手动控制 Input Asynchronous 此端口提供 RX CDR 电路的手动控制 Input Asynchronous 在 Transceiver Native PHY IP core Parameter Editor 中开启 Enable rx_seriallpbken 端口后方可使用此端口 此信号的置位使能收发器内的 TX 到 RX 串行环回路径 此信号可以在 Duplex 或者 Simplex 模式下使能 如果在 Simplex 模式下使能, 那么您必须在相同源的 TX 以及 RX 实例上驱动此信号 否则设计无法编译 rx_prbs_done[<n>-1 :0] Output rx_coreclkin or rx_clkout 置位时表明验证器已经对齐并采集到连续的 PRBS 码型, 已经对准并捕获连续的 PRBS 模式, 第一次传递多项式完成 rx_prbs_err[<n>-1: 0] Output rx_coreclkin or rx_clkout 置位时, 仅在 rx_prbs_done 信号置位后指示一个错误 对出现的每个错误, 此信号都会置位 3 个并行时钟周期 每个字中的错误仅出现一次 rx_prbs_err_clr[<n >-1:0] Input rx_coreclkin or rx_clkout 置位时, 清零 PRBS 码型并置低 rx_prbs_done 信号 表 41. 校准状态端口 名称方向时钟域说明 tx_cal_busy[<n>-1:0] Output Asynchronous 置位时, 表示初始 TX 校准正在进行中 对于初始以及 手动重新校准, 此信号将在校准期间置位, 并在校准完 成后置低 在校准完成前, 通道必须保持在复位状态 rx_cal_busy[<n>-1:0] Output Asynchronous 置位时, 表示初始 RX 校准正在进行中 对于初始以及 手动重新校准, 此信号将在校准期间置位, 并在校准完 成后置低 46

47 2. 在 Cyclone 10 GX 收发器中实现协议 表 42. 复位端口 名称方向时钟域 (20) 说明 tx_analogreset[<n>-1: 0] tx_digitalreset[<n>-1 :0] rx_analogreset[<n>-1: 0] rx_digitalreset[<n>-1 :0] Input Asynchronous 复位收发器 PHY 的模拟 TX 部分 Input Asynchronous 复位收发器 PHY 的数字 TX 部分 Input Asynchronous 复位收发器 PHY 的模拟 RX 部分 Input Asynchronous 复位收发器 PHY 的数字 RX 部分 增强 PCS 端口 图 13. 增强 PCS 接口 PMA 和 PCS 模块的标记的输入和输出代表总线, 而不是单个信号 Cyclone 10 Transceiver Native PHY tx_cal_busy rx_cal_busy Nios Hard Calibration IP Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm Serial Data Clocks Optional Ports TX PMA Serializer TX Enhanced PCS TX Parallel Data, Control, Clocks Enhanced PCS TX FIFO Interlaken Frame Generator tx_serial_clk0 (from TX PLL) Clock Generation Block tx_analog_reset rx_analog_reset RX PMA RX Enhanced PCS Serial Data Optional Ports CDR Control Clocks PRBS Bitslip CDR Deserializer RX Parallel Data, Control, Clocks Enhanced PCS RX FIFO Interlaken Frame Synchronizer 10GBASE-R BER Checker Bitslip 在下表中, 变量代表这些参数 : <n> 通道的数量 <d> 串化因子 <s> 符号大小 <p> PLL 的数量 (20) 虽然复位端口不同步于任何时钟域,Intel 也建议您同步复位端口到系统时钟 47

48 2. 在 Cyclone 10 GX 收发器中实现协议 表 43. 增强 TX PCS: 并行数据, 控制和时钟 名称方向时钟域说明 tx_parallel_data[ <n>128-1:0] Input 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 从 FPGA 架构到 TX PCS 的 TX 并行数据输入 如果在 Transceiver Native PHY IP Parameter Editor 中选择 Enable simplified interface, 那么 tx_parallel_data 仅包括指定配置所需的比特 您必须将那些不活动的数据管脚接地 对于单宽度配置, 以下比特是活动的 : 32-bit FPGA 架构到 PCS 接口宽度 :tx_parallel_data[31:0]. Ground [127:32]. 40-bit FPGA 架构到 PCS 接口宽度 :tx_parallel_data[39:0]. Ground [127:40]. 64-bit FPGA 架构到 PCS 接口宽度 :tx_parallel_data[63:0]. Ground [127:64]. 对于双宽度配置, 以下比特是活动的 : 40-bit FPGA 架构到 PCS 接口宽度 :data[103:64], [39:0]. Ground [127:104], [63:40]. 64-bit FPGA 架构到 PCS 接口宽度 : data[127:64], [63:0]. 对于 32-bit,50-bit 和 67-bit FPGA 架构到 PCS 接口宽度, 不支持双宽度模式 unused_tx_paralle l_data Input tx_clkout 当使能 Enable simplified data interface 时, 使能端口 将所有这些比特都连接到 0 当 Enable simplified data interface 禁止时, 未使用的比特是 tx_parallel_data 的一部分 请参考 tx_parallel_data 来确定需要接地的比特 tx_control[<n><3> -1:0] or tx_control[<n><18 >-1:0] Input 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 根据所选的收发器配置规则,tx_control 比特将具有不同的功能 当 Simplified data interface 使能时, 此总线中的比特数量将改变, 因为未使用的比特将显示为 unused_tx_control 端口的一部分 请参考增强型 PCS TX 和 RX 控制端口 ( 第 52 页 ) 部分获得详细信息 unused_tx_contro l[<n> <15>-1:0] Input 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 当使能 Enable simplified data interface 时, 此端口使能 将所有这些比特都连接到 0 当 Enable simplified data interface 禁止时, 未使用的比特是 tx_control 的一部分 请参考 tx_control 来确定需要接地的比特 tx_err_ins Input tx_coreclkin 对于 Interlaken 协议, 如果已开启 Enable simplified data interface, 那么可以使用该比特插入同步头 (synchronous header) 和 CRC32 错误 置位时, 该周期字的同步头 (synchronous header) 被损坏的同步头替换 如果开启 Enable Interlaken TX CRC-32 generator error insertion, 那么也会插入一个 CRC32 错误 损坏的同步头是 2'b00 ( 一个控制字 ) 和 2'b11 ( 一个数据字 ) 对于 CRC32 错误插入, 用于该周期的 CRC 计算的字被错误地反转, 从而造成 Diagnostic Word of the Metaframe 中不正确的 CRC32 注意 : 不能生成 Framing Control Words 的同步头 (synchronous header) 和 CRC32 错误, 因为 Frame Control Words 是在嵌入在 TX PCS 中的帧生成器中生成的 如果使能了 Transceiver Native PHY IP GUI 中的 CRC-32 错误插入功能, 那么同步头错误 (synchronous header error) 和 CRC32 错误都会被插入 tx_coreclkin Input Clock FPGA 架构时钟 驱动 TX FIFO 的写入一侧 对于 Interlaken 协议, 此 时钟的频率从 datarate/67 到 datarate/32 使用低于此范围的频率会 导致 TX FIFO 下溢, 从而导致数据损坏 tx_clkout Output Clock 这是一个由本地 CGB 为非绑定配置 (non bonded configurations) 以及由主 CGB 为绑定配置 (bonded configurations) 生成的并行时钟 此时钟对 TX Enhanced PCS 的模块提供时钟 此时钟的频率等于数据速率除以 PCS/PMA 接口宽度 48

49 2. 在 Cyclone 10 GX 收发器中实现协议 表 44. 增强 RX PCS: 并行数据, 控制和时钟 名称方向时钟域说明 rx_parallel_data[<n >128-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclk in 或 rx_clkout) 从 RX PCS 到 FPGA 架构的 RX 并行数据 如果在 Transceiver Native PHY IP GUI 中选择了 Enable simplified data interface, 那么 rx_parallel_data 仅包括指定配置所需的比特 否则, 此接口为 128 比特宽 当 FPGA 架构到 PCS 接口宽度为 64 比特时, 以下比特对窄于 128 比特的接口是有效的 您可以将未使用的比特悬空或断开 32-bit FPGA 架构到 PCS 宽度 :data[31:0] 40-bit FPGA 架构到 PCS 宽度 :data[39:0] 64-bit FPGA 架构到 PCS 宽度 :data[63:0] 当 FPGA 架构到 PCS 接口数据宽度是 128 比特时, 以下比特是有效的 : 40-bit FPGA 架构到 PCS 宽度 :data[103:64],[39:0] 64-bit FPGA 架构到 PCS 宽度 :data[127:0] unused_rx_parallel_ data Output rx_clkout 当开启 Enable simplified data interface 时, 此信号指定未使用的数据 当简化的数据接口没有设置时, 未使用的比特是 rx_parallel_data 的一部分 未使用的数据输出可以处于悬空也可以断开 rx_control[<n> <20>-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclk in 或 rx_clkout) 指示 rx_parallel_data 总线是控制还是数据 请参考增强型 PCS TX 和 RX 控制端口 ( 第 52 页 ) 部分获得详细信息 unused_rx_control[< n>10-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclk in 或 rx_clkout) 这些信号仅在 Enable simplified data interface 开启时存在 当简化的数据接口没有设置时, 未使用的比特是 rx_control 的一部分 这些输出可以处于悬空 rx_coreclkin Input Clock FPGA 架构时钟 驱动 RX FIFO 的读取端 对于 Interlaken 协议, 此 时钟的频率范围从 datarate/67 到 datarate/32 rx_clkout Output Clock 由收发器 RX PMA 恢复的低速并行时钟 此时钟对 RX Enhanced PCS 中的模块提供时钟 此时钟的频率等于 PCS/PMA 接口宽度除以数据速 率 (datarate) 表 45. 增强 PCS TX FIFO 名称方向时钟域说明 tx_enh_data_valid[<n>- 1:0] Input 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 此信号的置位表明 TX 数据是有效的 对于 10GBASE-R without 1588, 将此信号连接到 1'b1 对于 10GBASE-R with 1588, 您必须根据齿轮箱比率控制此信号 对于 Basic 和 Interlaken, 您需要根据 TX FIFO 标志控制此端口, 以便 FIFO 既不会下溢也不会上溢 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 tx_enh_fifo_full[<n>-1 :0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 此信号的置位表明 TX FIFO 是满的 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 继续... 49

50 2. 在 Cyclone 10 GX 收发器中实现协议 名称方向时钟域说明 tx_enh_fifo_pfull[<n>- 1:0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 当 TX FIFO 达到半满阈值时, 此信号被置位 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 tx_enh_fifo_empty[<n>- 1:0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 置位时表明 TX FIFO 是空的 此信号置位 2 到 3 个时钟周期 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 tx_enh_fifo_pempty[<n> -1:0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclkin 或 tx_clkout) 置位时, 表明 TX FIFO 已达到指定的半满阈值 当开启此选项时,Enhanced PCS 使能 tx_enh_fifo_pempty 端口, 这是异步的 此信号置位 2 到 3 个时钟周期 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 表 46. 增强 PCS RX FIFO 名称方向时钟域说明 rx_enh_data_valid[<n> -1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时表明 rx_parallel_data 是有效的 当 rx_enh_data_valid 信号为低电平时, 忽略无效的 RX 并行数据 当您选择以下参数时, 此选项可用 : Enhanced PCS Transceiver configuration rules specifies Interlaken Enhanced PCS Transceiver configuration rules specifies Basic, and RX FIFO mode is Phase compensation Enhanced PCS Transceiver configuration rules specifies Basic, and RX FIFO mode is Register 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 rx_enh_fifo_full[<n>- 1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时表明 RX FIFO 是满的 此信号置位 2 到 3 个时钟周期 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 rx_enh_fifo_pfull[<n> -1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时表明 RX FIFO 已到达其指定的半满阈值 此信号置位 2 到 3 个时钟周期 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 rx_enh_fifo_empty[<n> -1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 此信号的置位表明 RX FIFO 是空的 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 rx_enh_fifo_pempty[<n >-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 此信号的置位表明 RX FIFO 已到达其指定的半空阈值 由于深度始终是恒定的, 因此对相位补偿模式可以忽略此信号 请参考增强的 PCS FIFO 操作 ( 第 142 页 ) 获得详细信息 rx_enh_fifo_del[<n>-1 :0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时, 表明已经从 RX FIFO 中删除一个字 此信号置位 2 到 3 个时钟周期 此信号用于 10GBASE-R 协议 rx_enh_fifo_insert[<n >-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时, 表明已经插入一个字到 RX FIFO 此信号用于 10GBASE-R 协议 继续... 50

51 2. 在 Cyclone 10 GX 收发器中实现协议 名称方向时钟域说明 rx_enh_fifo_rd_en[<n> -1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 仅对于 Interlaken, 当此信号置位时, 从 RX FIFO 读取一个字 您需要根据 RX FIFO 标志控制此端口, 以便 FIFO 既不会下溢也不会上溢 rx_enh_fifo_align_va l[<n>-1:0] Input 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时, 表明已经发现字对齐码型 此信号仅对 Interlaken 协议有效 rx_enh_fifo_align_cl r[<n>-1:0] Input 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclkin 或 rx_clkout) 置位时,FIFO 复位并开始查找一个新的对齐码型 此信号仅对 Interlaken 协议有效 置位此信号至少 4 个周期 表 47. Interlaken Frame Generator, Synchronizer, and CRC32 (Interlaken 帧生成器, 同步器和 CRC32) 名称方向时钟域说明 tx_enh_frame[<n>-1:0] Output tx_clkout 置位 2 或 3 个并行时钟周期, 以指示一个新的元帧 (metaframe) 的 开始 tx_enh_frame_diag_stat us[<n> 2-1:0] tx_enh_frame_burst_en[ <n>-1:0] Input tx_clkout 驱动包含在帧层诊断字 (framing layer diagnostic word) (bits[33:32]) 中的通道状态消息 此消息插入到 frame generator block 生成的下一个诊断字中 该总线在 tx_enh_frame 脉冲前后必须保持 5 个时钟周期恒定 下面的编码定义为 : Bit[1]: 为 1 时表明通道是可操作的 为 0 时表明通道是不可操作的 Bit[0]: 为 1 时表明链路是可操作的 为 0 时表明链路是不可操作的 Input tx_clkout 如果 Enable frame burst 使能, 那么此端口控制从 TX FIFO 到帧生成器的帧生成器数据读取 如果 tx_enh_frame_burst_en 的值为 0, 那么帧生成器不从 TX FIFO 读取数据用于当前元帧 (Metaframe), 而是插入 SKIP 字, 作为元帧 (Metaframe) 的有效负载 当 tx_enh_frame_burst_en 的值为 1 时, 帧生成器从 TX FIFO 读取数据用于当前元帧 (Metaframe) 此端口在 tx_enh_frame 脉冲的前后必须保持 5 个时钟周期恒定 rx_enh_frame[<n>-1:0] Output rx_clkout 置位时表明一个新接收的元帧 (Metaframe) 的开始 此信号是脉冲展 宽的 rx_enh_frame_lock[<n>- 1:0] rx_enh_frame_diag_stat us[2 <n>-1:0] rx_enh_crc32_err[<n>-1 :0] Output rx_clkout 置位时表明 Frame Synchronizer 状态机已经实现元帧描述 (Metaframe delineation) 此信号是脉冲展宽的 Output rx_clkout 驱动器包含在帧层诊断字 (framing layer diagnostic word) (bits[33:32]) 中的通道状态消息 帧锁定期间, 在元帧 (Metaframe) 的结尾接收到一个有效的诊断字时, 此信号被锁存 下面的编码定义为 : Bit[1]: 为 1 时表明通道是可操作的 为 0 时表明通道是不可操作的 Bit[0]: 为 1 时表明链路是可操作的 为 0 时表明链路是不可操作的 Output rx_clkout 置位时表明当前元帧 (Metaframe) 的一个 CRC 错误 在当前元帧的 末尾置位 此信号置位 2 到 3 个时钟周期 51

52 2. 在 Cyclone 10 GX 收发器中实现协议 表 GBASE-R BER 检查器 (10GBASE-R BER Checker) 名称方向时钟域说明 rx_enh_highber[<n>-1:0 ] rx_enh_highber_clr_cn t[<n>-1:0] rx_enh_clr_errblk_coun t[<n>-1:0] (10GBASE-R) Output rx_clkout 置位时表明一个大于 10-4 的误码率 对于 10GBASE-R 协议, 在 125 µs 之内有至少 16 个错误时出现此 BER 此信号置位 2 到 3 个时钟周期 Input rx_clkout 置位时清零内部计数器, 该计数器指示 BER 状态机进入 BER_BAD_SH 状态的次数 Input rx_clkout 置位时, 错误模块计数器复位成 0 此信号的置位清零内部计数 器, 该计数器显示 RX 状态机进入 RX_E 状态的次数 表 49. 模块同步器 (Block Synchronizer) 名称方向时钟域说明 rx_enh_blk_lock<n>-1:0 ] Output rx_clkout 置位时表明模块同步器 (block synchronizer ) 已经实现模块描述 (block delineation) 此信号用于 10GBASE-R 和 Interlaken 表 50. 齿轮箱 (Gearbox) 名称方向时钟域说明 rx_bitslip[<n>-1:0] Input rx_clkout rx_parallel_data 在 rx_bitslip 输入的每个正边沿移动 1 个比特 保持 rx_bitslip 脉冲间隔至少 20 个周期 最大位移 (maximum shift) 是 < pcswidth -1> 比特, 这样如果 PCS 是 64 比特宽, 那么就能够移动 0-63 个比特 tx_enh_bitslip[<n>-1:0 ] Input rx_clkout 此信号的值控制传递到 PMA 之前滑掉 tx_parallel_data 的比 特数量 增强型 PCS TX 和 RX 控制端口 本节介绍不同协议配置的 tx_control 和 rx_control 比特编码 当 Enable simplified data interface 为 ON 时, 下表中显示的所有未使用端口将显示为单独的端口 例如 : 显示为 unused_tx_control/unused_rx_control 端口 Enhanced PCS TX Control Port Bit Encodings 表 51. Interlaken 的比特编码 名称比特功能性说明 tx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [2] 反转控制 (inversion control) 逻辑低表示 Enhanced PCS 中的内置差异生成器模块保 持 Interlaken 运行差异 [7:3] 未使用 [8] 插入同步头错误或 CRC32 您可以使用此比特插入同步头错误或 CRC32 错误 该功 能类似于 tx_err_ins 有关更多详细信息, 请参阅 tx_err_ins 信号说明 [17:9] 未使用 52

53 2. 在 Cyclone 10 GX 收发器中实现协议 表 GBASE-R 的比特编码 名称 比特 功能性 tx_control [0] parallel_data[7:0] 的 XGMII 控制信号 [1] parallel_data[15:8] 的 XGMII 控制信号 [2] parallel_data[23:16] 的 XGMII 控制信号 [3] parallel_data[31:24] 的 XGMII 控制信号 [4] parallel_data[39:32] 的 XGMII 控制信号 [5] parallel_data[47:40] 的 XGMII 控制信号 [6] parallel_data[55:48] 的 XGMII 控制信号 [7] parallel_data[63:56] 的 XGMII 控制信号 [17:8] 未使用 表 53. 基本单宽度模式的比特编码 对于基本单宽度模式, 总字长为 66-bit, 包含 64-bit 数据和 2-bit 同步头 名称比特功能性说明 tx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [17:2] 未使用 表 54. 基本双宽度模式的比特编码 对于基本双宽度模式, 总字长为 66-bit, 包含 128-bit 数据和 4-bit 同步头 名称 比特 功能性 说明 tx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [8:2] 未使用 [10:9] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [17:11] 未使用 表 55. 基本模式的比特编码 此情况下, 总字长为 67-bit, 包含 64-bit 数据和 2-bit 同步头 名称比特功能性说明 tx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [2] 反转控制 (inversion control) 逻辑低表示 Enhanced PCS 中的内置差异生成器模块保 持运行差异 53

54 2. 在 Cyclone 10 GX 收发器中实现协议 Enhanced PCS RX Control Port Bit Encodings 表 56. Interlaken 的比特编码 名称比特功能性说明 rx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表 明一个控制字 [2] 反转控制 (inversion control) 逻辑低表示 Enhanced PCS 中的内置差异生成器模块保持 Interlaken 运行差异 在当前实现中, 此比特始终为逻辑低 (1'b0) [3] payload word 位置 逻辑高 (1'b1) 表明 metaframe 中 payload word 的位置 [4] synchronization word 位置 逻辑高 (1'b1) 表明 metaframe 中 synchronization word 的位置 [5] scrambler state word 位置 逻辑高 (1'b1) 表明 metaframe 中 scrambler word 的位置 [6] SKIP word 位置 逻辑高 (1'b1) 表明 metaframe 中 SKIP word 的位置 [7] diagnostic word 位置 逻辑高 (1'b1) 表明 metaframe 中 diagnostic word 的位置 [8] 同步头错误, 元帧错误或 CRC32 错误状态 逻辑高 (1'b1) 表明同步头错误, 元帧错 误或 CRC32 错误状态 [9] 模块锁定和帧锁定状态 逻辑高 (1'b1) 表明已经实现模块锁定和 帧锁定 [19:10] 未使用 表 GBASE-R 的比特编码 名称 比特 功能性 rx_control [0] parallel_data[7:0] 的 XGMII 控制信号 [1] parallel_data[15:8] 的 XGMII 控制信号 [2] parallel_data[23:16] 的 XGMII 控制信号 [3] parallel_data[31:24] 的 XGMII 控制信号 [4] parallel_data[39:32] 的 XGMII 控制信号 [5] parallel_data[47:40] 的 XGMII 控制信号 [6] parallel_data[55:48] 的 XGMII 控制信号 [7] parallel_data[63:56] 的 XGMII 控制信号 [19:8] 未使用 54

55 2. 在 Cyclone 10 GX 收发器中实现协议 表 58. 基本单宽度模式的比特编码 对于基本单宽度模式, 总字长为 66-bit, 包含 64-bit 数据和 2-bit 同步头 名称 比特 功能性 说明 rx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [7:2] 未使用 [9:8] 同步头错误状态 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [19:10] 未使用 表 59. 基本双宽度模式的比特编码 对于基本双宽度模式, 总字长为 66-bit, 包含 128-bit 数据和 4-bit 同步头 名称比特功能性说明 rx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制 字 [7:2] 未使用 [8] 同步头错误状态 active-high 状态信号, 指示一个同步头错误 [9] 已实现模块锁定 active-high 状态信号, 当实现模块锁定时指示 [11:10] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制 字 [17:12] 未使用 [18] 同步头错误状态 active-high 状态信号, 指示一个同步头错误 [19] 已实现模块锁定 active-high 状态信号, 当实现模块锁定时指示 表 60. 基本模式的比特编码 此情况下, 总字长为 67-bit, 包含 64-bit 数据和 2-bit 同步头 名称比特功能性说明 rx_control [1:0] 同步头 (synchronous header) 值 2'b01 表明一个数据字 值 2'b10 表明一个控制字 [2] 反转控制 (inversion control) 逻辑低表示 Enhanced PCS 中的内置差异生成器模块保 持运行差异 55

56 2. 在 Cyclone 10 GX 收发器中实现协议 标准 PCS 端口 图 14. 使用标准 PCS 端口的收发器通道 如果选择了其中一种使用 Standard PCS 的收发器配置模式, 或者如果选择了 Data Path Reconfiguration, 即便收发器配置不是那些使用 Standard PCS 的收发器配置中的一种, 那么都将出现 Standard PCS 端口 Cyclone 10 Transceiver Native PHY tx_cal_busy rx_cal_busy Nios Hard Calibration IP Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm Serial Data Clocks PCIe Optional Ports TX PMA Serializer TX Standard PCS Parallel Data, Control, Clocks TX FIFO 8B/10B Encoder/Decoder PCIe tx_serial_clk0 (from TX PLL) Clock Generation Block tx_analog_reset rx_analog_reset RX PMA RX Standard PCS Serial Data Optional Ports CDR Control Clocks PRBS Bit & Byte Reversal Polarity Inversion CDR Deserializer Parallel Data, Control, Clocks RX FIFO Rate Match FIFO Word Aligner & Bitslip PCIe 在下表中, 变量代表这些参数 : <n> 通道的数量 <w> 接口宽度 <d> 串化因子 <s> 符号大小 <p> PLL 的数量 表 61. TX 标准 PCS: 数据, 控制和时钟 名称方向时钟域说明 tx_parallel_data[<n> 128-1:0] unused_tx_parallel_d ata Input tx_clkout 从 FPGA 架构到 TX PCS 的 TX 并行数据输入 Input tx_clkout 当开启 Enable simplified data interface 时, 此信号指定未使用的数据 当简化的数据接口未被设置时, 未使用的比特是 tx_parallel_data 的一部分 将所有这些比特连接到 0 如果未使用的数据比特未连接到 0, 那么 TX 并行数据可能不会被 Native PHY IP core 正确地串化 tx_coreclkin Input Clock FPGA 架构时钟 此时钟驱动 TX FIFO 的写端口 tx_clkout Output Clock 这是由本地 CGB 为非绑定配置 (non bonded configurations) 以及由 主 CGB 为绑定配置 (bonded configurations) 生成的并行时钟 此时 钟对 FPGA 架构到 TX PCS 的 tx_parallel_data 提供时钟 56

57 2. 在 Cyclone 10 GX 收发器中实现协议 表 62. RX 标准 PCS: 数据, 控制, 状态和时钟 名称方向时钟域说明 rx_parallel_data[<n> 128-1:0] Output 与驱动 FIFO 的读取一侧的时钟同步 (rx_clkout 或 rx_coreclki n) 从 RX PCS 到 FPGA 架构的 RX 并行数据 对于每个 128-bit 字的 rx_parallel_data, 8B/10B 解码器使能时, 数据比特对应于 rx_parallel_data[7:0], 8B/10B 解码器禁用时, 对应于 rx_parallel_data[9:0] unused_rx_parallel_da ta Output 与驱动 FIFO 的读取一侧的时钟同步 (rx_clkout 或 rx_coreclki n) 当 Enable simplified data interface 开启时, 此信号指定未使用的数据 当简化的数据接口未被设置时, 未使用的比特是 rx_parallel_data 的一部分 这些输出可以处于悬空 rx_clkout Output Clock 被收发器 RX PMA 恢复的低速并行时钟, 该低速并行时钟对 RX Standard PCS 中的模块提供时钟 rx_coreclkin Input Clock RX 并行时钟, 驱动 RX FIFO 的读取端时钟 表 63. 标准 PCS FIFO 名称方向时钟域说明 tx_std_pcfifo_full[<n >-1:0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclki n 或 tx_clkout) 当标准 TX FIFO 变满时指示 tx_std_pcfifo_empty[< n>-1:0] Output 与驱动 FIFO 的写入侧的时钟同步 (tx_coreclki n 或 tx_clkout) 当标准 TX FIFO 变空时指示 rx_std_pcfifo_full[<n >-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclki n 或 rx_clkout) 当标准 RX FIFO 变满时指示 rx_std_pcfifo_empty[< n>-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclki n 或 rx_clkout) 当标准 RX FIFO 变空时指示 57

58 2. 在 Cyclone 10 GX 收发器中实现协议 表 64. 速率匹配 FIFO 名称方向时钟域说明 rx_std_rmfifo_full[<n >-1:0] rx_std_rmfifo_empty[< n>-1:0] rx_rmfifostatus[<n>-1 :0] Output 异步 速率匹配 FIFO 满标志 置位时速率匹配 FIFO 是满的 您必须同步 此信号 此端口仅用于 GigE 模式 Output 异步 速率匹配 FIFO 空标志 置位时速率匹配 FIFO 是空的 您必须同步 此信号 此端口仅用于 GigE 模式 Output 异步表明 FIFO 状态 下面编码定义为 : 2'b00: 正常操作 2'b01: 删除,rx_std_rmfifo_full = 1 2'b10: 插入,rx_std_rmfifo_empty = 1 2'b11: 满 rx_rmfifostatus 是 rx_parallel_data 的一部分 rx_rmfifostatus 对应于 rx_parallel_data[14:13] 表 65. 8B/10B 编码器和解码器 名称方向时钟域说明 tx_datak Input tx_clkout 如果使能了 8B/10B 并且设置了简化的数据接口, 那么会显示 tx_datak 为 1 时, 表明 tx_parallel_data 的 8B/10B 编码字是控制 为 0 时, 表明 tx_parallel_data 的 8B/10B 编码字是数据 当简化的数据接口未被设置时,tx_datak 是 tx_parallel_data 的一部分 tx_forcedisp[<n>(<w>/ <s>-1:0] tx_dispval[<n>(<w>/ <s>-1:0] rx_datak[<n><w>/ <s>-1:0] Input 异步 此信号使您能够强制 8B/10B 编码器的差异 为 "1" 时, 强制输出数据的差异为 tx_dispval 上驱动的值 为 "0" 时, 当前运行的差异继续 tx_forcedisp 是 tx_parallel_data 的一部分 tx_forcedisp 对应于 tx_parallel_data[9] Input 异步 指定数据的差异 为 0 时, 表示正差异, 为 1 时, 表示负差异 tx_dispval 是 tx_parallel_data 的一部分 tx_dispval 对应于 tx_dispval[10] Output rx_clkout 如果使能了 8B/10B 并且设置了简化的数据接口, 那么会显示 rx_datak 为 1 时, 表明 rx_parallel_data 的 8B/10B 解码字是控制 为 0 时, 表明 rx_parallel_data 的 8B/10B 解码字是数据 当简化的数据接口未被设置时,rx_datak 是 rx_parallel_data 的一部分 rx_errdetect[<n><w>/ <s>-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclki n 或 rx_clkout) 置位时表明在接收的代码组中检测到了代码组违规 与 rx_disperr 信号一起使用以区分代码组违规和差异错误 rx_errdetect/rx_disperr 的代码定义如下 : 2'b00: 没有错误 2'b10: 代码组违规 2'b11: 差异错误 rx_errdetect 是 rx_parallel_data 的一部分 对于每个 128-bit 字,rx_errdetect 对应于 rx_parallel_data[9] rx_disperr[<n><w>/ <s>-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclki n 或 rx_clkout) 置位时表明接收的代码组中的一个差异错误 rx_disperr 是 rx_parallel_data 的一部分 对于每个 128-bit 字, rx_disperr 对于 rx_parallel_data[11] 继续... 58

59 2. 在 Cyclone 10 GX 收发器中实现协议 名称方向时钟域说明 rx_runningdisp[<n><w> /<s>-1:0] Output 与驱动 FIFO 的读取侧的时钟同步 (rx_coreclki n 或 rx_clkout) 为高电平时, 表明接收到了负差异的 rx_parallel_data 为低电平时, 表明接收到了正差异的 rx_parallel_data rx_runningdisp 是 rx_parallel_data 的一部分 对于每个 128 bit 字,rx_runningdisp 对应于 rx_parallel_data[15] rx_patterndetect[<n>< w>/<s>-1:0] rx_syncstatus[<n><w>/ <s>-1:0] Output 异步 置位时, 表明在当前字边界中已经检测到编程的字对齐码型 rx_patterndetect 是 rx_parallel_data 的一部分 对于每个 128-bit 字,rx_patterndetect 对应于 rx_parallel_data[12] Output 异步 置位时表明满足同步锁需要的条件 rx_syncstatus 是 rx_parallel_data 的一部分 对于每个 128-bit 字, rx_syncstatus 对应于 rx_parallel_data[10] 表 66. 字对齐器和滑位 (Word Aligner and Bitslip) 名称方向时钟域说明 tx_std_bitslipboundary sel[5 <n>-1:0] rx_std_bitslipboundary sel[5 <n>-1:0] Input 异步滑位边界选择信号 指定 TX bit slipper 必须滑掉的比特数 Output 异步 此端口用于确定性延迟字对齐模式 此端口报告 RX 模块滑掉的比特 数 在 Deterministic Latency Mode 或者 Manual Mode of Word Aligner 中应考虑此端口值 rx_std_wa_patternalig n[<n>-1:0] Input Synchronous to rx_clkout 当字对齐器置于手动模式下有效 在手动模式下, 通过置位 rx_std_wa_patternalign 来对齐字 当 PCS-PMA 接口宽度为 10 比特时, rx_std_wa_patternalign 是电平敏感的 对于所有其它 PCS-PMA 接口宽度, rx_std_wa_patternalign 是正边沿敏感的 只有在手动或确定性延迟模式下配置字对齐器时才能使用此端口 当字对齐器处于手动模式, 并且 PCS-PMA 接口宽度为 10 比特时, 这是一个电平敏感信号 在这种情况下, 字对齐器会监控字对齐码型的输入数据, 并在找到对齐码型时更新字边界 对于所有其他 PCS-PMA 接口宽度, 此信号是边沿敏感的 此信号使用 PCS 并行时钟在 PCS 内部同步, 并且应至少置位 2 个时钟周期以实现同步 rx_std_wa_a1a2size[<n> -1:0] Input 异步 用于 SONET 协议 当必须检测 A1 和 A2 成帧字节时置位 A1 和 A2 是 SONET 背板字节, 仅在 PMA 数据位宽为 8 比特时使用 rx_bitslip[<n>-1:0] Input 异步 当字对齐器处于 bitslip 模式下时使用 当字对齐器在 Manual (PLD controlled),synchronous State Machine 或者 Deterministic Latency 时, rx_bitslip signal 无效, 应连接到 0 对于 rx_std_bitslip 信号的每个上升沿, 字边界移动 1 比特 每个 bitslip 会将最早接收的比特从接收到数据中删除 表 67. 比特倒转与极性反转 (Bit Reversal and Polarity Inversion) 名称方向时钟域说明 rx_std_byterev_ena[<n> -1:0] rx_std_bitrev_ena[<n>- 1:0] Input 异步 当 PMA 宽度为 16 或 20 比特时, 此控制信号可用 置位时, 使能 RX 接口上的字节倒转 如果发送数据的 MSB 和 LSB 被错误地互 换, 则使用此控制信号 Input 异步 置位时, 在 RX 接口上使能比特倒转 如果外部传输电路首先发送最 高有效比特, 那么比特排序可能被倒转 使能时, 接收电路以相反的 顺序接收所有的字 比特倒转电路在字对齐器的输出上进行操作 继续... 59

60 2. 在 Cyclone 10 GX 收发器中实现协议 名称方向时钟域说明 tx_polinv[<n>-1:0] Input 异步置位时,TX 极性被反转 仅当 TX 比特极性反转使能时有效 rx_polinv[<n>-1:0] Input 异步置位时,RX 极性被反转 仅当 RX 比特极性反转使能时有效 rx_std_signaldetect[<n >-1:0] Output 异步 使能时, 信号阈值检测电路检测出现在 RX 输入缓存上的信号电平是否高于信号检测阈值电压 通过 Quartus Prime Settings File (.qsf) 约束指定信号检测阈值 PCI Express,SATA 和 SAS 协议需要此信号 IP Core 文件位置 当生成您的 Transceiver Native PHY IP 时, Quartus Prime 软件会生成 HDL 文件, 此文件定义了您的 IP 实例 此外,Quartus Prime 软件生成一个实例 Tcl 脚本, 在 ModelSim 仿真器中编译并仿真您的设计 它也生成 Synopsys VCS Aldec Active-HDL Aldec Riviera-Pro 和 Cadence Incisive Enterprise 的仿真脚本 60

61 2. 在 Cyclone 10 GX 收发器中实现协议 图 15. 生成文件的目录结构 <Project Directory> <your_ip_or_system_name>.qsys - Top-level IP variation file <your_ip_or_system_name>.sopcinfo <your_ip_name> - IP core variation files <your_ip_name>.cmp - VHDL component declaration file <your_ip_name>_bb - Verilog HDL black-box EDA synthesis file <your_ip_name>_inst - IP instantiation template file <your_ip_name>.ppf - XML I/O pin information file <your_ip_name>.qip - Lists IP synthesis files <your_ip_name>.sip - Lists files for simulation <your_ip_name>.v or.vhd - Greybox timing netlist sim - IP simulation files <your_ip_name>.v or.vhd - Top-level simulation file aldec- Simulator setup scripts cadence - Simulator setup scripts mentor - Simulator setup scripts synopsys - Simulator setup scripts synth - IP synthesis files <your_ip_name>.v or.vhd - Top-level IP synthesis file <IP subcore> - IP subcore files sim synth <HDL files> <HDL files> 下表描述了参数化的 Transceiver Native PHY IP core 和仿真环境的的目录和最重要的文件 这些文件都是明码格式的 表 68. Transceiver Native PHY 文件和目录 文件名 说明 <project_dir> <your_ip_name>.v or.vhd <your_ip_name>.qip <your_ip_name>.bsf 顶层工程目录 顶层设计文件 Quartus Prime 编译所需要的所有文件 模块符号文件 (.bsf), 用于 Transceiver Native PHY 实例 继续... 61

62 2. 在 Cyclone 10 GX 收发器中实现协议 文件名 <project_dir>/<your_ip_name>/ <project_dir>/sim <project_dir>/sim/aldec <project_dir>/sim/cadence <project_dir>/sim/mentor <project_dir>/sim/synopsys <project_dir>/synth 说明存储用于定义 Transceiver Native PHY IP 的 HDL 文件的目录 仿真目录 用于 Riviera-PRO 仿真工具的仿真文件 用于 Cadence 仿真工具的仿真文件 用于 Mentor 仿真工具的仿真文件 用于 Synopsys 仿真工具的仿真文件 存储用于综合的文件的目录 Verilog 和 VHDL Transceiver Native PHY IP core 已经通过下面的仿真器进行测试了 : ModelSim SE Synopsys VCS MX Cadence NCSim 如果对收发器 PHY 选择 VHDL, 那么仅由 Quartus Prime 软件生成的 wrapper 是 VHDL 的 所有基本文件都是在 Verilog 或 SystemVerilog 中写的 要使用 VHDL-only ModelSim 许可进行仿真, 用于 Transceiver Native PHY IP 的基本 Verilog 和 SystemVerilog 文件要被加密, 这样无需使用混合语言仿真器就能同顶层 VHDL wrapper 一起使用这些文件 关于使用 ModelSim 进行仿真的详细信息, 请参考 Quartus Prime Handbook 卷 3 中的 Mentor Graphics ModelSim Support 章节 Transceiver Native PHY IP 内核不支持 Quartus Prime 软件中的 NativeLink 功能 相关链接 Mentor Graphics ModelSim Support 未使用的收发器通道 为防止未使用的收发器通道随时间性能的不断下降, 必须将以下 RX 管脚分配添加到一个 Cyclone 10 GX 器件 QSF 中 您可以使用全局分配 (global assignment) 或者每管脚脚分配 (per-pin assignment) 对于每管脚分配, 可以指定真 RX 管脚或者补码 RX 管脚 set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON 或者 set_instance_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON -to [pin_name (BB6, for example)] <pin_name> 的示例是 AF26 ( 不要使用 PIN_AF26) set_instance_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON -to AF26 注意 : 此 assignment 应用于 RX 管脚或者 TX 管脚 如果将此 assignment 同时分配给 RX 和 TX 管脚, 那么 fitter 会失败 62

63 2. 在 Cyclone 10 GX 收发器中实现协议 2.5. Interlaken Interlaken 是一种可扩展的通道化的芯片到芯片互连协议 与之前的协议如 SPI 4.2 相比,Interlaken 的主要优势是可扩展性和低 I/O 数 其他主要功能包括流量控制 低开销的帧以及全面的完整性检查 Interlaken 在 64 位数据字和 3 个控制位上进行操作, 在通道间被循环分割 该协议接受 256 个逻辑通道上的数据包, 并可以扩展接受高达 65,536 个逻辑通道 数据包被划分成小的突发, 它们可以有选择地被交错 突发语义包括完整性检查和每逻辑通道流程控制 Interlaken 接口支持 Cyclone 10 GX 每通道运行在高达 12.5 Gbps 的数据速率的 1 到 12 个通道 Interlaken 通过使用 Enhanced PCS 来实现 Enhanced PCS 已展示出与 Interlaken ASSP 供应商和第三方 IP 供应商之间的互操作性 在 Cyclone 10 GX Transceiver Native PHY IP Parameter Editor 中, Cyclone 10 GX 器件提供三种 Interlaken 预设置 : Interlaken 10x12.5 Gbps Interlaken 1x6.25 Gbps Interlaken 6x10.3 Gbps 根据线速率, 增强型 PCS 可以使用 32,40 或者 64 比特的 PMA 到 PCS 接口宽度 63

64 2. 在 Cyclone 10 GX 收发器中实现协议 图 16. 用于 Interlaken 的收发器通道数据通路和时钟 此图假设串行数据速率是 12.5 Gbps,PMA 宽度是 40 bit Transmitter PMA Transmitter Enhanced PCS FPGA Fabric tx_serial_data Serializer 40 TX Gearbox Interlaken Disparity Generator Scrambler 64B/66B Encoder and TX SM Interlaken CRC32 Generator Interlaken Frame Generator Enhanced PCS TX FIFO 64 bits data + 3 bits control PRBS Generator PRP Generator MHz to 312.5MHz tx_coreclkin Parallel Clock (312.5 MHz) tx_clkout Serial Clock (6.25 GHz) Receiver PMA Receiver Enhanced PCS tx_pma_div_clkout rx_pma_div_clkout rx_serial_data CDR Deserializer 40 RX Gearbox Block Synchronizer Interlaken Disparity Checker Descrambler Interlaken Frame Sync 64B/66B Decoder and RX SM Interlaken CRC32 Checker Enhanced PCS RX FIFO 64 bits data + 3 bits control PRBS Verifier PRP Verifier MHz to 312.5MHz rx_coreclkin Div 40 Parallel Clock (312.5 MHz) 10GBASE-R BER Checker rx_clkout Clock Generation Block (CGB) Clock Divider (6.25 GHz) = Data rate/2 ATX PLL fpll CMU PLL Parallel Clock Serial Clock Parallel and Serial Clocks Parallel and Serial Clocks Serial Clock Input Reference Clock 相关链接 Interlaken Protocol Definition v1.2 Interlaken Look-Aside Protocol Definition, v 元帧格式和帧层控制字 (Metaframe Format and Framing Layer Control Word) Enhanced PCS 支持 5 到 8192 个字的可编程元帧长度 但是, 为了稳定性和性能, Intel 建议您将帧长度设置为不少于 128 个字 在仿真中, 使用较小的元帧长度来减少仿真时间 元帧的有效载荷可以是纯数据有效载荷和来自 MAC 层的突发 / 空闲控制字 64

65 2. 在 Cyclone 10 GX 收发器中实现协议 图 17. 帧层元帧格式 (Framing Layer Metaframe Format) Metaframe Length Diagnostic Synchronization Scrambler State SKP Control and Data Words Diagnostic Synchronization Scrambler State SKP 帧控制字包括 : Synchronization (SYNC) 用于帧描绘和通道对齐 ( 去偏斜 ) Scrambler State (SCRM) 同步加扰器 Skip (SKIP) 用于中继器中的时钟补偿 Diagnostic (DIAG) 提供每通道错误检查和可选的状态消息 为形成一个元帧,Enhanced PCS 帧生成器插入成帧控制字, 并将从 TX FIFO 读取的控制和数据字作为元帧有效载荷进行封装 图 18. Interlaken 同步和加扰器状态字格式 (Interlaken Synchronization and Scrambler State Words Format) bx10 b h0f678f678f678f6 bx10 b Scrambler State 图 19. Interlaken 跳过字格式 (Interlaken Skip Word Format) bx10 b h21e h1e h1e h1e h1e h1e h1e DIAG 字由一个状态字段和一个 CRC-32 字段组成 Interlaken 规范将 2-bit 状态定义为 : Bit 1 (Bit 33): 通道健康 1: 通道健康 0: 通道不健康 Bit 0 (Bit 32): 通道健康 1: 通道健康 0: 通道不健康 65

66 2. 在 Cyclone 10 GX 收发器中实现协议 每次成帧生成器创建一个 DIAG 字时,FPGA 架构的 tx_enh_frame_diag_status [1:0] 输入就会被插入到 Status 字段中 图 20. Interlaken 诊断字 (Interlaken Diagnostic Word) bx10 b h Status CRC linterlaken 配置时钟和绑定 Cyclone 10 GX Interlaken PHY 层解决方案具有可扩展性, 并具有灵活的数据速率 您可以实现单通道链接或最多绑定 48 个通道 您可以选择高达 12.5 Gbps 的通道数据速率 您还可以在不同的参考时钟频率之间进行选择, 具体取决于用于为收发器提供时钟的 PLL 您可以使用 ATX PLL 或 fpll 为发送通道提供时钟 与 fpll 相比,ATX PLL 具有更好的抖动性能 您可以使用 CMU PLL 只对非绑定的 Interlaken 发送通道提供时钟 但是, 如果使用 CMU PLL, 则会失去一个 RX 收发器通道 对于多通道 Interlaken 接口,TX 通道通常绑定在一起, 以最大限度地减少所有绑定通道之间的传输偏移 目前,xN 绑定和 PLL 补偿绑定方案可用于支持多通道 Interlaken 实现 如果系统能容忍更高的通道间偏斜, 则可以选择不绑定 TX 通道 要实现绑定的多通道 Interlaken, 必须连续布局所有通道 通道可以全部布局在一个 bank 中 ( 如果不超过六个通道 ), 或者分别布局在几个 bank 中 相关链接 xn 时钟绑定示例 PLL 和时钟网络的使用 ( 第 202 页 ) 提供关于实现 PLL 和时钟的详细信息 下图显示了一个支持 10 个通道的 xn 绑定示例 每个通道都运行在 12.5 Gbps 前六个 TX 通道位于在一个收发器组中, 而另外四个 TX 通道位于相邻的收发器组中 ATX PLL 对 master CGB 提供串行时钟 然后,CGB 通过 xn 时钟网络向同一 bank 和其他 bank 内的所有 TX 通道提供并行和串行时钟 66

67 2. 在 Cyclone 10 GX 收发器中实现协议 图 X12.5 Gbps xn 绑定 Transceiver PLL Instance (6.25 GHz) ATX PLL Master CGB xn Native PHY Instance (10 Ch Bonded 12.5 Gbps) Transceiver Bank 1 TX Channel TX Channel TX Channel TX Channel Transceiver Bank 2 TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel 相关链接 Note: Intel Cyclone 10 GX devices have transceiver channels that can support data rates up to 12.5 Gbps for chip-to-chip and chip-to-module communication, and up to 6.6 Gbps for backplane communication. x6/xn 绑定模式实现 ( 第 206 页 ) 提供关于 xn 绑定限制的详细信息 PLL 和时钟网络的使用 ( 第 202 页 ) 提供关于实现 PLL 和时钟的详细信息 TX 多通道绑定和 RX 多通道去偏斜对齐状态机 Interlaken 配置在 Interlaken 弹性缓冲模式下设置增强型 PCS TX 和 RX FIFO 在这种操作模式下,TX 和 RX FIFO 控制和状态端口信号被提供给 FPGA 架构 根据协议的要求将这些信号连接到 MAC 层 基于这些 FIFO 状态和控制信号, 可以通过在 FPGA 架构中实现多通道去偏斜对齐状态机来控制收发器 RX FIFO 模块 67

68 2. 在 Cyclone 10 GX 收发器中实现协议 注意 : 您还必须实现软绑定逻辑 (soft bonding logic) 来控制收发器 TX FIFO 模块 TX FIFO 软绑定 (TX FIFO Soft Bonding) MAC 层逻辑和 TX 软绑定逻辑通过监控 TX FIFO 标志 (tx_fifo_full,tx_fifo_pfull, tx_fifo_empty,tx_fifo_pempty 等 ) 使用 tx_enh_data_valid( 用作 TX FIFO 写使能 ) 来控制 Interlaken 字写入 TX FIFO 在 TX FIFO 读取侧, 读使能由帧生成器控制 如果 tx_enh_frame_burst_en 置高, 那么帧生成器从 TX FIFO 读取数据 必须实现 TX FIFO 预填充阶段 (pre-fill stage) 以执行 TX 通道软绑定 下图显示了预填充过程的状态 68

69 2. 在 Cyclone 10 GX 收发器中实现协议 图 22. TX 软绑定流程 Exit from tx_digitalreset Deassert all lanes tx_enh_frame_burst_en Assert all lanes tx_enh_data_valid All lanes full? no yes Deassert all lanes tx_enh_data_valid no Any lane send new frame? tx_enh_frame asserted? yes Wait for extra 16 tx_coreclkin cycles no All lanes full? yes TX FIFO pre-fill completed 下图显示了置低 tx_digitalreset 后 TX 软绑定逻辑开始填充 TX FIFO, 直到所有通道都变满 69

70 2. 在 Cyclone 10 GX 收发器中实现协议 图 23. TX FIFO 预填充 (6 通道接口 ) Deassert tx_digitalreset tx_digitalreset 3f 00 tx_enh_data_valid tx_enh_fifo_full tx_enh_fifo_pfull f 3f 3f 00 tx_enh_fifo_empty tx_enh_fifo_pempty 3f 3f 00 tx_enh_fifo_cnt a... b... c... d... e... ffffff tx_enh_frame tx_enh_frame_burst_en f 00 Deassert burst_en for all Lanes and Fill TX FIFO Until all Lane FIFOs Are Full TX FIFO 预填充阶段完成后, 发送通道同步,MAC 层开始向收发器的 TX FIFO 发送有效数据 一定不要使 TX FIFO 上溢或下溢, 否则必须复位收发器并重复 TX FIFO 预填充阶段 对于单通道 Interlaken 实现, 不需要 TX FIFO 软绑定 tx_digitalreset 置低后可以开始向 TX FIFO 发送 Interlaken 字 下图显示了 MAC 层在预填充阶段之后向 Native PHY 发送有效数据 tx_enh_frame_burst_en 被置位, 使帧生成器能够从 TX FIFO 读取数据 TX MAC 层现在可以控制 tx_enh_data_valid 并基于 FIFO 状态信号将数据写入 TX FIFO 图 24. MAC 发送有效数据 (6 通道接口 ) tx_digitalreset 00 tx_enh_data_valid 00 3f 00 tx_enh_fifo_full tx_enh_fifo_pfull 3f 3f f tx_enh_fifo_empty 00 tx_enh_fifo_pempty 00 tx_enh_fifo_cnt tx_enh_frame ffffff 00 3f 00 tx_enh_frame_burst_en 3f After the Pre-fill Stage, Assert burst_en. The Frame Generator Reads Data from the TX FIFO for the Next Metaframe The User Logic Asserts data_valid to Send Data to the TX FIFO Based on the FIFO Status The TX FIFO Writes Backpressure RX 多通道 FIFO 去偏斜状态机 (RX Multi-lane FIFO Deskew State Machine) 通过在接收器侧添加去偏斜逻辑 (deskew logic) 可以消除在链路伙伴的发送器,PCB, 介质和本地接收器 PMA 上产生的通道到通道偏斜 (lane-to-lane skew) 通过实现多通道对齐去偏移状态机可以根据可用的 RX FIFO 状态标志和控制信号来控制 RX FIFO 操作 70

71 2. 在 Cyclone 10 GX 收发器中实现协议 图 25. RX FIFO 去偏斜的状态流程 Exit from rx_digitalreset Deassert all Lane s rx_enh_fifo_rd_en All Lane s rx_enh_fifo_pempty Deasserted? no yes Assert rx_enh_fifo_align_clr for at least 4 rx_coreclkin Cycles All Lane s rx_enh_fifo_pfull Deasserted? no yes RX FIFO Deskew Completed 每个通道的 rx_enh_fifo_rd_en 在 RX FIFO 去偏斜完成之前都应该保持置低状态 在实现帧锁定 (frame lock) 后 ( 由 rx_enh_frame_lock 的置位指示 ; 此信号没有显示在上面的状态流程中 ), 在此通道中发现第一个对齐字 (SYNC 字 ) 后将数据写入到 RX FIFO 中 因此, 此通道的 RX FIFO 部分空标志 (rx_enh_fifo_pempty) 被置位 状态机监控所有通道的 rx_enh_fifo_pempty 和 rx_enh_fifo_pfull 信号 如果所有通道的 rx_enh_fifo_pempty 信号都在任意通道的 rx_enh_fifo_pfull 置位之前置低, 这意味着在链路的所有通道上都发现了 SYNC 字, 那么 MAC 层可以通过置位 rx_enh_fifo_rd_en 同时从所有的 RX FIFO 进行读取 否则, 如果任何通道的 rx_enh_fifo_pfull 信号在所有通道上的 rx_enh_fifo_pempty 信号置低之前被置高, 那么状态机就需要通过置高 rx_enh_fifo_align_clr 4 个周期并重复软去偏斜过程来刷新 RX FIFO 下图显示了一个 RX 去偏斜情况 在此情况下, 在 pfull 通道仍被置低的同时所有的 RX FIFO 部分空通道都被置低 这说明去偏斜是成功的,FPGA 架构开始从 RX FIFO 读取数据 71

72 2. 在 Cyclone 10 GX 收发器中实现协议 图 26. RX FIFO 去偏斜 After deskew is successful, the user logic asserts rd_en for all lanes to start reading data from the RX FIFO. rx_enh_fifo_full 00 rx_enh_fifo_empty 3f rx_enh_fifo_rd_en 00 rx_enh_data_valid 00 rx_enh_fifo_pfull 00 rx_enh_fifo_pempty 3f rx_enh_frame_lock 00 [5] Each Lane Is Frame-Locked in a Different Cycle [4] [3] [2] [1] [0] rx_enh_fifo_align_val rx_enh_fifo_align_clr b 3f 1e 21 3f 00 1e 3f 00 3f 3f data_valid is asserted, indicating that the RX FIFO is outputting valid data. Deassertion of pempty of all lanes before any lane pfull goes high, which means the deskew is complete 如何在 Cyclone 10 GX 收发器中实现 Interlaken 在实现 Interlaken 协议 PHY 层之前, 应先熟悉 Interlaken 协议,Enhanced PCS 和 PMA 体系结构 PLL 体系结构和复位控制器 在 IP Parameter Editor 中, Cyclone 10 GX 器件对 Interlaken 提供三种预设置变化 (preset variation): Interlaken 1x6.25 Gbps Interlaken 6x10.3 Gbps 1. 从 IP Catalog (Installed IP > Library > Interface Protocols > Transceiver PHY > Cyclone 10 GX Transceiver Native PHY) 例化 Cyclone 10 GX Transceiver Native PHY IP 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 获得详细信息 2. 根据要实现的协议, 从 Datapath Options 下的 Transceiver configuration rules 列表中的选择 Interlaken 3. 使用 Transceiver Native PHY IP Parameters for Interlaken Transceiver Configuration Rules... 中表格里的参数值作为起点 或者, 也可以使用 Transceiver Native PHY Presets 中所述的协议预置 (protocol presets) 接下来, 通过修改设置来满足您特定的要求 4. 单击 Generate 生成 Native PHY IP ( 这是您的 RTL 文件 ) 72

73 2. 在 Cyclone 10 GX 收发器中实现协议 图 27. Interlaken 的 Native PHY IP 的信号和端口 Cyclone 10 Transceiver Native PHY tx_cal_busy rx_cal_busy Hard Calibration Block Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm tx_serial_data tx_serial_clk or tx_bonding_clocks[5:0] (from TX PLL) TX PMA Serializer 32/40/64 TX Enhanced PCS tx_digital_reset tx_clkout tx_coreclkin tx_control[17:0] (1) tx_parallel_data[127:0] (1) tx_enh_data_valid tx_enh_frame_burst_en tx_enh_frame_diag_status[1:0] tx_enh_frame tx_enh_fifo_cnt[3:0] tx_enh_fifo_full tx_enh_fifo_pfull tx_enh_fifo_empty tx_enh_fifo_pempty tx_analog_reset rx_analog_reset rx_serialloopback rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref CDR RX PMA Deserializer 32/40/64 RX Enhanced PCS rx_digital_reset rx_clkout rx_coreclkin rx_parallel_data[127:0] (2) rx_control[19:0] (2) rx_enh_fifo_rd_en rx_enh_data_valid rx_enh_fifo_align_val rx_enh_fifo_align_clr rx_enh_frame rx_enh_fifo_cnt[3:0] rx_enh_fifo_full rx_enh_fifo_pfull rx_enh_fifo_empty rx_enh_fifo_pempty rx_enh_frame_diag_status[1:0] rx_enh_frame_lock rx_enh_crc32_err rx_enh_blk_lock Notes: (1) The width of tx_parallel_data and tx_control depends on whether the simplified interface is enabled or not. If the simplified interface is enabled, then tx_parallel_data = 64 bits and tx_control = 3 bits. The width shown here is without simplified interface. (2) The width of rx_parallel_data and rx_control depends on whether the simplified interface is enabled or not. If the simplified interface is enabled, then rx_parallel_data = 64 bits and rx_control = 10 bits. The width shown here is without simplified interface. 5. 配置和例化您的 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的复位控制器或使用 Transceiver PHY Reset Controller 7. 使用架构逻辑资源实现 TX 软绑定逻辑和 RX 多通道对齐去偏斜状态机, 以实现多通道 Interlaken 8. 将 Native PHY IP 连接到 PLL IP 和复位控制器 73

74 2. 在 Cyclone 10 GX 收发器中实现协议 图 28. Interlaken PHY 设计的连接指南 该图显示了 Interlake PHY 设计的实例连接 对于蓝色模块,Intel 提供一个 IP core 灰色模块使用 TX 软绑定逻辑和 RX 去偏斜逻辑 白色模块是您的测试逻辑或 MAC 层逻辑 Reset Controller PLL and CGB Reset PLL IP TX/RX Analog/Digital Reset TX Clocks Pattern Generator Pattern Verifier Control and Status Control and Status TX Soft Bonding TX Data Stream RX Deskew RX Data Stream TX FIFO Status TX FIFO Control RX FIFO Status RX FIFO Control Cyclone 10 Transceiver Native PHY 9. 仿真您的设计以验证其功能性 图 通道绑定 Interlaken 链路,TX 方向 为显示更多细节, 显示了三个不同的时间段, 具有相同的缩放级别 tx_ready Asserted Pre-Fill Stage Pre-Fill Completed Assert burst_en for All Lanes Send Data Based on FIFO Flags pll_locked tx_analogreset tx_clkout[0] tx_clkout tx_digitalreset tx_ready[0] tx_ready tx_enh_data_valid[0] tx_enh_data_valid tx_enh_fifo_full tx_enh_frame[0] tx_enh_frame tx_enh_frame_burst_en[0] tx_enh_frame_burst_en tx_parallel_data tx_control tx_enh_fifo_empty tx_enh_fifo_pempty 12`h000 12`h000 12`h... 12`hFFF 12`h000 12`h000 12`h000 12`hFFF 12`hFFF 12`h 'h<192_data_char> 36'h<9_kl_char> 12`hFFF 12`h000 12`hFFF 12`h000 12`h000 12`... 12`hFFF 12`h000 12`h000 12`hFFF 12`h000 12`hFFF 12`h `h000 12`h 'h<192_data_char> 36'h<9_kl_char> 12`h000 12`h000 12`h000 12`h000 12`hFFF 12`h000 12`hFFF 12`h000 12`h000 12`hFFF 768'h<192_data_char> 36'h<9_kl_char> 12`h000 12`h000 12`hFFF 12`h `h... 74

75 2. 在 Cyclone 10 GX 收发器中实现协议 图 通道绑定 Interlaken 链路,RX 方向 为显示更多细节, 显示了三个不同的时间段, 具有不同的缩放级别 rx_ready Asserted Some Lanes pfull Signal Is Asserted before All Lanes pempty is Deasserted; RX Deskew Fails. Need to Realign All Lanes pfull Low and All Lanes pempty Deasserted RX Deskew Complete rx_clkout[0] rx_digitalreset rx_ready rx_enh_blk_lock rx_enh_frame_lock rx_enh_fifo_pfull[0] rx_enh_fifo_pfull rx_enh_fifo_pempty rx_enh_fifo_align_clr rx_enh_fifo_align_val rx_enh_fifi_rd_en rx_enh_data_valid rx_parallel_data rx_control 12`hFFF 12`h000 12`h000 12`h000 12`h000 12`hFFF 12`h000 12`h000 12`h000 12`h 'h<192_hexadecimal_data_char> 120'h<30_k_char> 12`h `h000 12`hFF... 12`hFFF 12`hFFF 12`h `h001 12`h000 12`hFFF 12`h000 12`h `h000 12`h000 12`h001 12`hFFE 768'h<192_data_char> 120'h<30_k_char> 12`h000 12`hFFF 12`hFFF 12`hFFF 12`h000 12`hFFF 12`hFFF 12`h `h000 12`hFFF 12`h000 12`h000 12`h000 12`h `hFFF 12`h000 12`hFFF 12`h `hFFF 12`h000 12`hFFF 12`h `hFFF 768'h<192_data_ch `h 'h<30_k_char> 120`h90a 'h<30... Assert align_clr to Re-Align Start Reading Data Based on FIFO Flags 用于 Interlaken 的 Native PHY IP 参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 表 69. 常规参数和数据通道参数 参数 值 Message level for rule violations Transceiver configuration rules PMA configuration rules Transceiver mode error warning Interlaken basic TX / RX Duplex TX Simplex RX Simplex Number of data channels 1 to 12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface Provide separate interface for each channel Up to 12.5 Gbps for GX devices ( 取决于 Enhanced PCS 到 PMA 接口宽度选择 ) 表 70. TX PMA 参数 参数 值 TX channel bonding mode PCS TX channel bonding master Not bonded PMA-only bonding PMA and PCS bonding 如果 TX channel bonding mode 设置成 PMA and PCS bonding, 那么 : Auto, 0, 1, 2, 3,...,[Number of data channels 1] 继续... 75

76 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Actual PCS TX channel bonding master 如果 TX channel bonding mode 设置成 PMA and PCS bonding, 那么 : 0, 1, 2, 3,...,[Number of data channels 1] 值 TX local clock division factor 如果 TX channel bonding mode 没有绑定, 那么 : 1, 2, 4, 8 Number of TX PLL clock inputs per channel 如果 TX channel bonding mode 没有绑定, 那么 : 1, 2, 3, 4 Initial TX PLL clock input selection 0 Enable tx_pma_clkout port Enable tx_pma_div_clkout port tx_pma_div_clkout division factor 当 Enable tx_pma_div_clkout port 为 On 时, 那么 : Disabled, 1, 2, 33, 40, 66 Enable tx_pma_elecidle port Enable rx_seriallpbken port 表 71. RX PMA 参数 参数 值 Number of CDR reference clocks 1 to 5 Selected CDR reference clock 0 to 4 Selected CDR reference clock frequency 选择 Quartus Prime 软件定义的合法范围 PPM detector threshold 100, 300, 500, 1000 CTLE adaptation mode Enable rx_pma_clkout port Enable rx_pma_div_clkout port manual, rx_pma_div_clkout division factor 当 Enable rx_pma_div_clkout port 为 On 时, 那么 : Disabled, 1, 2, 33, 40, 66 Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_locktodata and rx_set_locktoref ports Enable rx_seriallpbken port Enable PRBS verifier control and status ports 表 72. Enhanced PCS 参数 参数 值 Enhanced PCS / PMA interface width 32, 40, 64 FPGA fabric / Enhanced PCS interface width 67 Enable 'Enhanced PCS' low latency mode 当 PMA 接口宽度为 32 且数据速率的预置变化 (preset variation) 为 Gbps 或 6.25 Gbps 时可开启此参数 : 否则为 Off 继续... 76

77 2. 在 Cyclone 10 GX 收发器中实现协议 参数 值 Enable RX/TX FIFO double-width mode TX FIFO mode Off Interlaken TX FIFO partially full threshold 8 to 15 TX FIFO partially empty threshold 1 to 8 Enable tx_enh_fifo_full port Enable tx_enh_fifo_pfull port Enable tx_enh_fifo_empty port Enable tx_enh_fifo_pempty port RX FIFO mode RX FIFO partially full threshold Interlaken from ( 不少于 pempty_threshold+8) RX FIFO partially empty threshold 2 to 10 Enable RX FIFO alignment word deletion (Interlaken) Enable RX FIFO control word deletion (Interlaken) Enable rx_enh_data_valid port Enable rx_enh_fifo_full port Enable rx_enh_fifo_pfull port Enable rx_enh_fifo_empty port Enable rx_enh_fifo_pempty port Enable rx_enh_fifo_del port (10GBASE-R) Enable rx_enh_fifo_insert port (10GBASE-R) Enable rx_enh_fifo_rd_en port Enable rx_enh_fifo_align_val port (Interlaken) Enable rx_enh_fifo_align_clr port (Interlaken) Off Off On On 表 73. Interlaken 帧生成器参数 (Interlaken Frame Generator Parameters) 参数 值 Enable Interlaken frame generator On Frame generator metaframe length 5 to 8192 (Intel 建议最小元帧长度为 128) Enable frame generator burst control Enable tx_enh_frame port Enable tx_enh_frame_diag_status port Enable tx_enh_frame_burst_en port On On On On 表 74. Interlaken 帧同步器参数 (Interlaken Frame Synchronizer Parameters) 参数 值 Enable Interlaken frame synchronizer On Frame synchronizer metaframe length 5 to 8192 (Intel 建议最小元帧长度为 128) 继续... 77

78 2. 在 Cyclone 10 GX 收发器中实现协议 参数 值 Enable rx_enh_frame port Enable rx_enh_frame_lock port Enable rx_enh_frame_diag_status port On 表 75. Interlaken CRC-32 Generator and Checker Parameters 参数 值 Enable Interlaken TX CRC-32 generator Enable Interlaken TX CRC-32 generator error insertion Enable Interlaken RX CRC-32 checker Enable rx_enh_crc32_err port On On 表 76. 加扰器和解扰器参数 (Scrambler and Descrambler Parameters) 参数 值 Enable TX scrambler (10GBASE-R / Interlaken) TX scrambler seed (10GBASE-R / Interlaken) Enable RX descrambler (10GBASE-R / Interlaken) On 0x1 to 0x3FFFFFFFFFFFFFF On 表 77. Interlaken Disparity Generator and Checker Parameters Parameter Value Enable Interlaken TX disparity generator Enable Interlaken RX disparity checker Enable Interlaken TX random disparity bit On On 表 78. 模块同步参数 (Block Sync Parameters) 参数 值 Enable RX block synchronizer Enable rx_enh_blk_lock port On 表 79. 齿轮箱参数 (Gearbox Parameters) 参数 值 Enable TX data bitslip Enable TX data polarity inversion Enable RX data bitslip Enable RX data polarity inversion Enable tx_enh_bitslip port Enable rx_bitslip port Off Off Off Off 78

79 2. 在 Cyclone 10 GX 收发器中实现协议 表 80. 动态重配置参数 参数 值 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE Enable capability registers Set user-defined IP indentifier: 0 to 255 Enable control and status registers Enable prbs soft accumulators 表 81. 配置文件参数 参数 值 Configuration file prefix Generate SystemVerilog package file Generate C header file Generate MIF (Memory Initialization File) Include PMA analog settings in configuration files 表 82. 配置设置文件参数 (Configuration Profiles Parameters) 参数 值 Enable multiple reconfiguration profiles Enable embedded reconfiguration streamer Generate reduced reconfiguration files Number of reconfiguration profiles 1 to 8 Selected reconfiguration profile 1 to Ethernet Ethernet 标准包括许多不同的 PHY 标准, 信号传输介质和数据速率各不相同 1G/10GbE 和 10GBASE-R PHY IP Core 支持 1 Gbps 和 10 Gbps 的 Ethernet 连接 表 83. 1G/10G 数据速率和收发器配置规则 数据速率 收发器配置规则 /IP 1G Gigabit Ethernet Gigabit Ethernet G 10GBASE-R 10GBASE-R G/10G 1G/10G Ethernet PHY IP 79

80 2. 在 Cyclone 10 GX 收发器中实现协议 Gigabit Ethernet (GbE) and GbE with IEEE 1588v2 Gigabit Ethernet (GbE) 是一种高速局域网技术, 可提供大约 1 Gbps 的数据传输速率 GbE 建立在以太网协议之上, 但速度比快速以太网提高了十倍 IEEE 将 GbE 定义为一种中间 ( 转换 ) 层, 与 Gigabit Ethernet 系统中的各种物理介质与介质访问控制 (MAC) 进行连接 Gigabit Ethernet PHY 屏蔽 MAC 层以免受底层介质的特定性质带来的影响, 并分为三个子层, 如下图所示 图 31. GbE PHY 到 IEEE MAC 和 RS 的连接 OSI Reference Model Layers Application Presentation Session GMII LAN CSMA/CD LAYERS Higher Layers LLC (Logical Link Control) or other MAC Client MAC Control (Optional) Media Access Control (MAC) Reconciliation RECONCILIATION Transport Network Data Link Physical MDI PCS PMA PMD Medium PHY Sublayers 1 Gbps 80

81 2. 在 Cyclone 10 GX 收发器中实现协议 图 32. GbE,GbE with IEEE 1588v2 的 1250 Mbps 收发器通道数据通路和时钟 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data 625 MHz Serializer Receiver PMA Deserializer CDR MHz 10 Parallel Clock (Recovered) 125 MHz Parallel Clock (From Clock Divider) tx_clkout tx_pma_div_clkout Word Aligner TX Bit Slip rx_clkout tx_clkout PRBS Verifier PRBS Generator Rate Match FIFO (2) 8B/10B Encoder 8B/10B Decoder /2 /2 Byte Serializer (3) rx_pma_div_clkout Byte Deserializer (4) TX FIFO (1) Receiver Standard PCS RX FIFO (1) MHz MHz tx_coreclkin tx_clkout rx_coreclkin rx_clkout or tx_clkout 625 MHz Parallel Clock Serial Clock Parallel and Serial Clock Clock Generation Block (CGB) (5) Clock Divider Parallel and Serial Clock Serial Clock ATX PLL CMU PLL fpll 注释 : 1. 对于 GbE, 在低延迟模式下设置此模块, 对于 GbE with IEEE 1588v2, 在 register_fifo 模式下设置此模块 2. hard PCS 的速率匹配 FIFO 对 GbE with IEEE 1588v2 是禁用的, 因为它不能实现确定性延迟 hard PCS 的速率匹配 FIFO 对要求自动协商序列的 Triple-speed Ethernet (TSE) 配置也是禁用的 由于不同频率 PPM 情况的速率匹配, 插入 / 删除操作可能会破坏自动协商功能 软速率匹配 FIFO 构建在 GbE Serial Gigabit Media Independent Interface (SGMII) IP core 中 3. 字节串化器可使能, 也可禁用 4. 字节解串器可使能, 也可禁用 5. CGB 在 Native PHY 中 81

82 2. 在 Cyclone 10 GX 收发器中实现协议 注意 : Native PHY 仅支持基本 PCS 功能 Native PHY 不支持自动协商状态机, 冲突检测和载波侦听 如果需要, 则必须在 FPGA 架构或外部电路中实现这些功能 GbE with IEEE 1588v2 GbE with IEEE 1588v2 提供了一种用于同步网络设备的标准方法 为了提高性能, 协议将从时钟与主时钟同步, 这样所有设备中的事件和时间戳都会同步 该协议使能了异构系统, 包括各种固有精度的时钟, 分辨率和稳定性, 以与主时钟 (grandmaster clock) 同步 对于 GbE with IEEE 1588v2,TX FIFO 和 RX FIFO 被设置成 register_fifo 模式 B/10B Encoding for GbE, GbE with IEEE 1588v2 8B/10B 编码器对来自发送器相位补偿 FIFO 的 8-bit 数据和 1-bit 控制标识符提供时钟, 并生成 10-bit 编码数据 该 10-bit 编码数据被发送到 PMA 只要千兆比特介质独立接口 (GMII) 处于空闲状态,IEEE 规范就要求 GbE 连续且重复地发送空闲有序集 (/I/) 此传输确保了接收器保持比特和字同步, 即使没有有效数据可以被发送 对于 GbE 协议, 发送器将 /K28.5/ 逗号后面的任何 /Dx.y/ 都替换成 /D5.6/ (/I1/ 有序集 ) 或者 / D16.2 (/I2/ 有序集 ), 这取决于当前的运行差异 一种例外情况是 /K28.5/ 后面的数据是 /D21.5/ (/C1/ 有序集 ) 或者 /D2.2/ (/C2/) 有序集 如果 /K28.5/ 之前的运行差异为正, 那么生成一个 /I1/ 有序集 如果运行差异为负, 那么生成一个 /I2/ 有序集 /I1/ 最后的差异与 /I1/ 开始的差异相反 /I2/ 最后的差异与开始运行的差异相同 ( 就在空闲代码之前 ) 此排序确保了在空闲有序集的最后存在负运行差异 /K28.5/ 后面的 /Kx.y/ 没有被取代 注意 : 图 33. /D14.3/,/D24.0/ 和 /D15.8/ 被替换成 /D5.6/ 或者 /D16.2/ (I1 和 I2 有序集 ) D21.5 (/C1/) 未被替换 空闲有序集生成示例 clock tx_datain K 28.5 D 14.3 K 28.5 D 24.0 K 28.5 D 15.8 K 28.5 D 21.5 D x.y tx_dataout D x.y K 28.5 D 5.6 K 28.5 D 16.2 K 28.5 D 16.2 K 28.5 D 21.5 Ordered Set /I1/ /I2/ /I2/ /C 2/ 相关链接 8B/10B 编码器 ( 第 265 页 ) GbE 和采用 IEEE 1588v2 的 GbE 中的 8B/10B 编码器复位条件 tx_digitalreset 置低后, 发送器在发送 tx_parallel_data 端口上的用户数据之前自动发送至少三个 /K28.5/ 逗号代码组 此传输可能会对接收器上的同步状态机的行为产生影响 根据开始发送同步序列的时间, 可能会存在偶数或者奇数数量的 /Dx.y/ 代码组在同步序列的最后三个自动发送的 /K28.5/ 代码组与第一个 /K28.5/ 代码组之间进行传输 如果在这两个 /K28.5/ 代码组之间存在一个接收到的偶数数量的 /Dx.y/ 代码组, 那么同步序列的第一个 /K28.5/ 代码组将开始于奇数代码组边界 同步状态机把这种情况当做一个错误来处理, 并进入同步丢失 (loss of synchronization) 状态 82

83 2. 在 Cyclone 10 GX 收发器中实现协议 图 34. 复位条件 (Reset Condition) clock n n + 1 n + 2 n + 3 n + 4 tx_digitalreset tx_parallel_data K28.5 xxx K28.5 K28.5 K28.5 Dx.y Dx.y K28.5 Dx.y K28.5 Dx.y K28.5 Dx.y Automatically transmitted /K28.5/ User transmitted synchronization sequence User transmitted data GbE, GbE with IEEE 1588v2 的字对齐 GbE and GbE with IEEE 1588v2 协议的字对齐器是在自动同步状态机模式下进行配置的 当接收器接收三个连续同步有序集时, 软件自动对同步状态机进行配置以表明同步 一个同步有序集是一个 /K28.5/ 代码组, 后面紧跟着一个奇数数量的有效 /Dx.y/ 代码组 接收器实现同步的最快方法是接收三个连续的 {/K28.5/, /Dx.y/} 有序集 GbE PHY IP core 发送信号表明每个通道的 rx_syncstatus 端口上的接收器同步状态 rx_syncstatus 端口上的一个高电平表明通道被同步 ;rx_syncstatus 端口上的一个低电平表明通道已失去同步 当接收器检测到三个无效的代码组被少于三个有效的代码组分开时, 或者接收器被复位时, 接收器失去同步 表 84. GbE 的同步状态机参数设置 同步状态机参数 设置 Number of word alignment patterns to achieve sync 3 Number of invalid data words to lose sync 3 Number of valid data words to decrement error count 3 下图显示了当三个连续有序集通过 rx_parallel_data 发送时 rx_syncstatus 为高电平 83

84 2. 在 Cyclone 10 GX 收发器中实现协议 图 35. rx_syncstatus High Three Consecutive Ordered Sets Received to Achieve Synchronization rx_parallel_data bc c5 bc 50 bc 50 8c 8d 00 8c 8d rx_datak rx_syncstatus rx_patterndetect rx_disperr rx_errdetect 相关链接 字对齐器 ( 第 268 页 ) B/10B Decoding for GbE, GbE with IEEE 1588v2 8B/10B 解码器将一个 10-bit 编码值作为输入, 并产生一个 8-bit 数据值和一个 1-bit 控制值作为输出 图 36. rx_datak GbE 的解码 在 rx_parallel_data 上接收 Dx.y(0x8d),Dx.y(0xa4),K28.5(0xbc) 和 Dx.y(0x50) /K28.5/ 被设置为字对齐码型 rx_patterndetect 一检测到 /K28.5/(0xbc) 就会变为高电平 当接收到 bc 时 rx_datak 变为高电平, 表明被解码的字是一个控制字 否则,rx_datak 变为低电平 rx_runningdisp 对 0x8d 变为高电平, 表明被解码的字有负差异, 0xa4 有正差异 rx_parallel_data 8d a4 bc 50 8d a4 bc 50 8d a4 bc 50 8d a4 bc 50 rx_patterndetect rx_disperr rx_errdetect rx_runningdisp 相关链接 8B/10B 解码器 ( 第 272 页 ) 84

85 2. 在 Cyclone 10 GX 收发器中实现协议 GbE 的速率匹配 FIFO 速率匹配 FIFO 能够对上游发送器与本地接收器参考时钟之间的频率 Part-Per-Million (ppm) 差异进行补偿, 能够补偿高达 125 MHz ± 100 ppm 差异 注意 : 只有以 (125 MHz ppm) - (125 MHz ppm) = 200 ppm 进行计算时总共 200 ppm 才为真 相比之下,(125 MHz + 0 ppm) - (125 MHz ppm) 支持中心扩展时钟, 但不支持下游时钟 遵照 IEEE 规范中列出的规则,GbE 协议要求发送器在数据包间的间隙 (IPG) 发送空闲有序集 /I1/ (/K28.5/D5.6/) 和 /I2/ (/K28.5/D16.2/) 字对齐器中的同步状态机表明通过驱高 rx_syncstatus 信号来获得同步之后, 速率匹配操作开始 速率匹配器同时删除或插入 /I2/ 有序集的两个符号 (/K28.5/ 和 /D16.2/, 作为一对 ), 来防止速率匹配 FIFO 上溢或下溢 速率匹配操作能够插入或删除必要数量的 /I2/ 有序集 下图显示了速率匹配删除操作的示例, 其中要求删除三个符号 由于速率匹配 FIFO 仅能删除 /I2/ 有序集, 因此它会删除两个 /I2/ 有序集 ( 四个符号被删除 ) 图 37. 速率匹配 FIFO 删除操作 /I2/ SKP Symbol Deleted F irst /I2 / O rdered S et S econd /I2 / O rdered S et Third /I2 / O rdered S et datain D x. y K D 16.2 K D 16.2 K 28.5 D D x. y dataout D x. y K D 16.2 D x. y 下图显示了速率匹配 FIFO 插入的实例, 其中要求插入一个符号 由于数据速率 FIFO 仅能插入 /I2/ 有序集, 因此它会插入一个 /I2/ 有序集 ( 两个符号被插入 ) 图 38. 速率匹配 FIFO 插入操作 First /I2/ Ordered Set Second /I2/ Ordered Set /I2/ SKP Symbol Inserted dataout D x. y K D 16.2 K D datain D x. y K D 16.2 K D 16.2 K 28.5 D D x. y rx_std_rmfifo_full 和 rx_std_rmfifo_empty 被转发到 FPGA 架构, 以表明速率匹配 FIFO 满和空的情况 速率匹配 FIFO 不会删除代码组以克服 FIFO 满状态 它会置位 rx_std_rmfifo_full flag 至少两个恢复时钟周期, 以指示速率匹配 FIFO 已满 下图显示了当写指针比读指针快时的速率匹配 FIFO 满状态 85

86 2. 在 Cyclone 10 GX 收发器中实现协议 图 39. 速率匹配 FIFO 满情况 tx_parallel_data 2D 2E 2F rx_parallel_data A 0B 0C 0D 0E rx_std_rmfifo_full The rx_std_rmfifo_full status flag indicates that the FIFO is full at this time 速率匹配 FIFO 不会插入代码组以克服 FIFO 空状态 它会置位 rx_std_rmfifo_empty flag 至少两个恢复时钟周期, 以指示速率匹配 FIFO 已空 下图显示了当读指针比写指针快时的速率匹配 FIFO 空状态 图 40. 速率匹配 FIFO 空情况 tx_parallel_data 1E 1F A 2B 2C 2D rx_parallel_data A 4B 4C 4D 4E 4F rx_std_rmfifo_empty The rx_std_rmfifo_empty status flag indicates that the FIFO is empty at this time 在速率匹配 FIFO 变满和变空时, 必须置位 rx_digitalreset 信号进行置位以对接收器 PCS 模块进行复位 相关链接 速率匹配 FIFO ( 第 272 页 ) 如何在 Intel Cyclone 10 GX 收发器中实现 GbE, GbE with IEEE 1588v2 在实现 GbE 协议之前, 应先熟悉 Standard PCS 和 PMA 体系结构 PLL 体系结构和复位控制器 1. 例化 IP Catalog 中的 Intel Cyclone 10 GX Transceiver Native PHY IP 86

87 2. 在 Cyclone 10 GX 收发器中实现协议 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 2. 根据要实现的协议, 从 Datapath Options 下的 Transceiver configuration rules 列表中的选择 GbE 或者 GbE 使用 GbE and GbE with IEEE 1588v2 的 Native PHY IP 参数设置 ( 第 89 页 ) 中表格里的参数值作为起点 或者, 可以使用 Transceiver Native PHY Presets 中所述的协议预置 (protocol presets) 将 GIGE-1.25 Gbps preset 用于 GbE,GIGE-1.25 Gbps 1588 preset 用于 GbE 1588 然后, 通过修改设置来满足您的特定要求 4. 点击 Generate 生成 Native PHY IP core top-level RTL 文件 图 41. 为 GbE 或 GbE with IEEE 1588v2 配置的 Native PHY IP 的信号和端口 IP core 的生成将根据参数设置来创建信号和端口 Cyclone 10 Transceiver Native PHY tx_cal_busy rx_cal_busy NIOS Hard Calibration IP Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm tx_serial_data TX PMA Serializer 10 TX Standard PCS tx_datak tx_parallel_data[7:0] tx_coreclkin tx_clkout unused_tx_parallel_data[118:0] tx_digitalreset gmii_tx_ctrl gmii_tx_d[7:0] gmii_tx_clk tx_clkout tx_serial_clk0 (from TX PLL) rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref Local Clock Generation Block RX PMA Deserializer CDR 10 RX Standard PCS rx_datak rx_parallel_data[7:0] rx_clkout rx_coreclkin rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus rx_rmfifostatus unused_rx_parallel_data[111:0] tx_analogreset rx_analogreset rx_digitalreset gmii_rx_ctrl gmii_rx_d[7:0] gmii_rx_clk rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus rx_rmfifostatus (1) Note: 1. rx_rmfifostatus is not available in the GbE with 1588 configuration. 5. 例化并配置您的 PLL 6. 例化一个收发器复位控制器 您可以使用您自己的复位控制器, 也可以使用 Native PHY Reset Controller IP core 7. 将 Native PHY IP 连接到 PLL IP 和复位控制器 使用下表中的信息来连接这些端口 87

88 2. 在 Cyclone 10 GX 收发器中实现协议 图 42. GbE/GbE with IEEE 1588v2 PHY 设计的连接指南 tx_parallel_data pll_ref_clk reset Pattern Generator tx_datak tx_clkout tx_serial_data rx_serial_data PLL pll_locked pll_powerdown (2) rx_ready tx_ready clk reset pll_cal_busy (1) Reset Controller tx_digitalreset tx_analogreset rx_digitalreset rx_analogreset rx_is_lockedtodata rx_cal_busy rx_cdr_refclk tx_cal_busy rx_parallel_data Cyclone 10 Transceiver Native PHY tx_serial_clk reset Pattern Checker rx_datak rx_clkout 注释 : 1. 当使用 CMU PLL 时,pll_cal_busy 信号不可用 2. 当使用 fpll 时,pll_powerdown 不能单独用于用户控制 复位控制器处理 fpll 的 PLL 复位 8. 仿真您的设计以验证其功能性 88

89 2. 在 Cyclone 10 GX 收发器中实现协议 GbE and GbE with IEEE 1588v2 的 Native PHY IP 参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 表 85. 常规选项和数据通道选项 Native PHY IP 的 Native PHY [IP] 参数编辑器的前两部分提供了一系列用于自定义收发器的常规选项和数据通道选项 参数 Message level for rule violations Transceiver configuration rules Transceiver mode 值 error warning GbE (for GbE) GbE 1588 (for GbE with IEEE 1588v2) TX/RX Duplex TX Simplex RX Simplex Number of data channels 1 to 12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface 1250 Mbps On/Off On/Off 表 86. TX PMA 参数 参数 值 TX channel bonding mode Not bonded TX local clock division factor 1, 2, 4, 8 Number of TX PLL clock inputs per channel 1, 2, 3, 4 Initial TX PLL clock input selection 0 to 3 Enable tx_pma_clkout port Enable tx_pma_div_clkout port On/Off On/Off tx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 Enable tx_pma_elecidle port Enable rx_seriallpbken port On/Off On/Off 表 87. RX PMA 参数 参数 值 Number of CDR reference Clocks 1 to 5 Selected CDR reference clock 0 to 4 Selected CDR reference clock frequency 选择 Quartus Prime 软件定义的合法范围 PPM detector threshold 100, 300, 500, 1000 CTLE adaptation mode Enable rx_pma_clkout port Enable rx_pma_div_clkout port manual On/Off On/Off 继续... 89

90 2. 在 Cyclone 10 GX 收发器中实现协议 参数 值 rx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 Enable rx_pma_iqtxrx_clkout port Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_locktodata and rx_set_locktoref ports Enable rx_seriallpbken port Enable PRBS verifier control and status ports On/Off On/Off On/Off On/Off On/Off On/Off On/Off 表 88. 标准 PCS 参数 参数 值 Standard PCS / PMA interface width 10 FPGA fabric / Standard TX PCS interface width 8 FPGA fabric / Standard RX PCS interface width 8 Enable Standard PCS low latency mode TX FIFO mode RX FIFO mode Enable tx_std_pcfifo_full port Enable tx_std_pcfifo_empty port Enable rx_std_pcfifo_full port Enable rx_std_pcfifo_empty port TX byte serializer mode RX byte deserializer mode Enable TX 8B/10B encoder Enable TX 8B/10B disparity control Enable RX 8B/10B decoder RX rate match FIFO mode RX rate match insert / delete -ve pattern (hex) RX rate match insert / delete +ve pattern (hex) Enable rx_std_rmfifo_full port Off low latency (for GbE) register_fifo (for GbE with IEEE 1588v2) low latency (for GbE) register_fifo (for GbE with IEEE 1588v2) On/Off On/Off On/Off On/Off Disabled Disabled On On/Off On gige (for GbE) disabled (for GbE with IEEE 1588v2) 0x000ab683 (/K28.5/D2.2/) (for GbE) 0x (disabled for GbE with IEEE 1588v2) 0x000a257c (/K28.5/D16.2/) (for GbE) 0x (disabled for GbE with IEEE 1588v2) On/Off (option disabled for GbE with IEEE 1588v2) Enable rx_std_rmfifo_empty port On/Off 继续... 90

91 2. 在 Cyclone 10 GX 收发器中实现协议 参数 值 (option disabled for GbE with IEEE 1588v2) Enable TX bit slip Enable tx_std_bitslipboundarysel port RX word aligner mode Off On/Off Synchronous state machine RX word aligner pattern length 7 RX word aligner pattern (hex) 0x c (Comma) (for 7-bit aligner pattern length), 0x c (/K28.5/) (for 10-bit aligner pattern length) Number of word alignment patterns to achieve sync 3 Number of invalid data words to lose sync 3 Number of valid data words to decrement error count 3 Enable fast sync status reporting for deterministic latency SM Enable rx_std_wa_patternalign port Enable rx_std_wa_a1a2size port Enable rx_std_bitslipboundarysel port Enable rx_bitslip port Enable TX bit reversal Enable TX byte reversal Enable TX polarity inversion Enable tx_polinv port Enable RX bit reversal Enable rx_std_bitrev_ena port Enable RX byte reversal Enable rx_std_byterev_ena port Enable RX polarity inversion Enable rx_polinv port Enable rx_std_signaldetect port All options under PCIe Ports On/Off Off Off Off Off Off Off On/Off On/Off Off Off Off Off On/Off On/Off On/Off Off GBASE-R and 10GBASE-R with IEEE 1588v2 Variants 10GBASE-R PHY 是以 IEEE 规范的条款 49 定义的 Gbps 数据速率运行的以太网特定的物理层 Cyclone 10 GX 收发器能够实现诸如 10GBASE-R with IEEE 1588v2 的 10GBASE-R variants 10GBASE-R 并行数据接口是与具有可选协调子层 (RS) 的介质访问控制 (MAC) 进行交互的 10 千兆位介质独立接口 (XGMII) 91

92 2. 在 Cyclone 10 GX 收发器中实现协议 图 43. 作为 IEEE 开放式系统互连 (OSI) 的一部分的 10GBASE-R PHY LAN CSMA/CD LAYERS Higher Layers Logical Link Control (LLC) or other MAC Client OSI Reference Model Layers Application MAC Control (Optional) Media Access Control (MAC) Reconciliation Presentation Session XGMII Transport Network Data Link Physical Legend MDI: Medium Dependent Interface PCS: Physical Coding Sublayer PHY: Physical Layer Device PMA: Physical Medium Attachment To 10GBASE-R PHY (Point-to-Point Link) 10GBASE-R PHY MDI PMD: Physical Medium Dependent XGMII: 10 GB Media Independent Interface 10GBASE-R PCS PMA PMD Medium 10GBASE-R (PCS, PMA, PMD) 10GBASE-R 是一种独立运行的单通道协议 可以配置收发器以通过使用 Native PHY IP 的预置来实现 10GBASE-R PHY 功能 完整的 PCS 和 PHY 解决方案也可用于与第三方 PHY MAC 层进行交互 以下 10GBASE-R 变体可从预置中得到 : 10GBASE-R 10GBASE-R Low Latency 10GBASE-R Register Mode 如果通过 Native PHY IP core 进行配置, 那么 Intel 建议使用预置来选择相应的 10GBASE-R 变体 92

93 2. 在 Cyclone 10 GX 收发器中实现协议 图 GBASE-R 的收发器通道数据路径和时钟 Transmitter PMA Transmitter Enhanced PCS FPGA Fabric Gbps tx_serial_data Serializer 40 TX Gearbox Interlaken Disparity Generator Scrambler (self sync) mode 66 64B/66B Encoder and TX SM 64 Interlaken CRC32 Generator Interlaken Frame Generator Enhanced PCS TX FIFO (3) TX Data & Control PRBS Generator Parallel MHz (2) PRP Generator tx_clkout MHz from XGMII Receiver PMA Receiver Enhanced PCS tx_pma_div_clkout rx_pma_div_clkout MHz (data rate/2) (1) rx_serial_data CDR Deserializer PRBS Verifier 40 RX Gearbox 66 Block Synchronizer Interlaken Disparity Checker Descrambler Interlaken Frame Sync Parallel MHz (2) 64B/66B Decoder and RX SM 64 PRP Verifier 10GBASE-R BER Checker Interlaken CRC32 Checker Enhanced PCS RX FIFO (4) RX Data & Control rx_clkout MHz from XGMII Clock Generation Block (CGB) Clock Divider ATX PLL fpll CMU PLL Parallel Clock Serial Clock Parallel and Serial Clocks Parallel and Serial Clocks Serial Clock Input Reference Clock Notes: 1. Value based on the clock division factor chosen. 2. Value calculated as data rate / PCS-PMA interface width. 3. This block is in Phase Compensation mode for the 10GBASE-R configuration and register mode for the 10GBASE-R with 1588 configuration. 4. This block is in 10GBASE-R mode for the 10GBASE-R configuration and register mode for the 10GBASE-R with 1588 configuration. 10GBASE-R with IEEE 1588v2 当选择 10GBASE-R PHY with IEEE 1588v2 模式预置时,hard TX 和 RX FIFO 被设置为寄存器模式 FPGA 架构的 tx_clkout 和 rx_clkout 的输出频率基于 PCS-PMA 接口宽度 例如, 如果 PCS-PMA 接口为 40-bit, 那么 tx_clkout 和 rx_clkout 运行在 Gbps/40- bit = MHz 10GBASE-R PHY with IEEE 1588v2 在 FPGA 内核中创建 soft TX 相位补偿 FIFO 和 RX 时钟补偿 FIFO, 因此在与 MAC 层交互时, 有效的 XGMII 数据以 MHz 运行 Cyclone 10 GX 收发器 Native PHY 的预置 ( 在 IEEE-1588v2 模式下配置 10GBASE-R PHY IP) 支持 IEEE 1588 Precision Time Protocol (PTP) PTP 用于在诸如以下应用中实现精确的时钟同步 : 通讯中的分布式系统 发电和配电 工业自动化 机器人技术 数据采集 测验设备 测量 该协议适用于通过局域网 ( 包括但不限于以太网 ) 进行通信的系统 该协议可使包括各种固有精度 分辨率和稳定性的时钟的异构系统与超级主时钟同步 93

94 2. 在 Cyclone 10 GX 收发器中实现协议 图 GBASE-R with IEEE 1588v2 的收发器通道数据路径和时钟 Transmitter PMA Transmitter Enhanced PCS FPGA Fabric Gbps tx_serial_data Serializer 40 TX Gearbox Interlaken Disparity Generator Scrambler (self sync) mode 66 64B/66B Encoder and TX SM 64 Interlaken CRC32 Generator Interlaken Frame Generator Register Mode Soft Phase Compensation FIFO 64 (data) + 8 (control) tx_coreclkin TX MHz PRBS Generator PRP Generator Parallel MHz (2) tx_clkout Receiver PMA Receiver Enhanced PCS tx_pma_div_clkout rx_pma_div_clkout MHz (data rate/2) (1) rx_serial_data CDR Deserializer 40 PRBS Verifier RX Gearbox 66 Block Synchronizer Interlaken Disparity Checker Descrambler Interlaken Frame Sync Parallel MHz (2) 64B/66B Decoder and RX SM 64 PRP Verifier 10GBASE-R BER Checker Interlaken CRC32 Checker Register Mode Soft Clock Compensation FIFO rx_clkout 64 (data) + 8 (control) rx_coreclkin RX MHz Clock Generation Block (CGB) Clock Divider ATX PLL fpll CMU PLL Parallel Clock Serial Clock Parallel and Serial Clocks Parallel and Serial Clocks Serial Clock Input Reference Clock 注释 : 1. 此值基于所选的时钟分频因子 2. 此值由 data rate / PCS-PMA interface width 计算得出 94

95 2. 在 Cyclone 10 GX 收发器中实现协议 GBASE-R 中的 XGMII 时钟方案 由 IEEE 指定的 XGMII 接口定义了 32-bit 数据和 4-bit 位宽的控制字符 在 MHz 接口时钟的正边沿和负边沿 ( 双倍数据速率 -DDR) 上的 MAC/RS 和 PCS 之间提供时钟给这些字符 收发器不支持 IEEE 规范中所定义的 XGMII 到 MAC/RS 接口, 但支持 MAC/RS 和 PCS 之间的 64-bit 数据和 8-bit 控制但数据速率 (SDR) 接口 图 GBASE-R 配置的 XGMII 接口 (DDR) 和收发器接口 (SDR) XGMII Transfer (DDR) Interface Clock (156.25) MHz TXD/RXD[31:0] D0 D1 D2 D3 D4 D5 D6 Transceiver Interface (SDR) Interface Clock (156.25) MHz TXC/RXC[3:0] C0 C1 C2 C3 C4 C5 C6 TXD/RXD[63:0] {D1, D0} {D3, D2} {D5, D4} TXC/RXC[7:0] {C1, C0} {C3, C2} {C5, C4} 注意 : IEEE 规范的 Clause 46 定义了 10GBASE-R PCS 和 Ethernet MAC/RS 之间的 XGMII 接口 10GBASE-R PHY 变体的专用参考时钟输入可以运行在 MHz 或 MHz 对于 10GBASE-R,TX 相位补偿 FIFO (PCS 数据 ) 的读时钟和 TX 相位补偿 FIFO (FPGA 架构中的 XGMII 数据 ) 的写时钟之间必须实现 0 ppm 频率 使用相同的参考时钟作为收发器专用参考时钟输入以及内核 PLL( 例如 fpll) 的参考时钟输入以产生 XGMII 时钟, 这样便可以实现上述目标 相同的内核 PLL 可用于驱动 RX XGMII 数据 这是因为 RX 时钟补偿 FIFO 能够处理 RX 恢复时钟驱动的 RX PCS 数据和 RX XGMII 数据之间的 ±100 ppm 的频率 PPM 差 注意 : 10GBASE-R 是独立运行的单通道协议 因此,Intel 建议使用预置来直接选择相应的 10GBASE-R 种类 如果通过 Native PHY IP 对其进行配置, 那么通道绑定选项应处于禁用状态 根据 TX 抖动眼图和 RX 抖动容限, 对多个通道启用通道绑定会降低链路性能 TX FIFO 和 RX FIFO 在 10GBASE-R 配置中,TX FIFO 相当于一个相位补偿 FIFO, 而 RX FIFO 相当于一个时钟补偿 FIFO 在 10GBASE-R with 1588 配置中,TX FIFO 和 RX FIFO 都用于寄存器模式 TX 相位补偿 FIFO 和 RX 时钟补偿 FIFO 在 FPGA 架构中由 PHY IP 自动构建 相关链接 Cyclone 10 GX 增强型 PCS 体系结构 ( 第 248 页 ) 提供关于 Enhanced PCS Architecture 的详细信息 95

96 2. 在 Cyclone 10 GX 收发器中实现协议 如何在 Intel Cyclone 10 GX 收发器中实现 10GBASE-R 和 10GBASE-R with IEEE 1588v2 在实现 10GBASE-R 或者 10GBASE-R with IEEE 1588v2 收发器配置规则之前, 应先熟悉 10GBASE-R 和 PMA 体系结构 PLL 体系结构和复位控制器 必须在 FPGA 中设计自己的 MAC 和其他层, 以使用 Native PHY IP 实现 10GBASE-R 或者 10GBASE-R with 1588 Transceiver Configuration Rule 1. 从 IP Catalog 例化 Intel Cyclone 10 GX Transceiver Native PHY IP 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 获得详细信息 2. 根据要实现的协议, 从 Datapath Options 下的 Transceiver configuration rules 列表中的选择 10GBASE-R 或者 10GBASE-R 使用 Transceiver Native PHY Parameters for the 10GBASE-R Protocol 中表格里的参数值作为起点 或者, 也可以使用 Transceiver Native PHY Presets 中所述的协议预置 (protocol presets) 选择 10GBASE-R Register Mode for 10GBASE-R with IEEE 1588v2 接下来, 通过修改设置来满足您特定的要求 4. 点击 Generate 生成 Native PHY IP core RTL 文件 96

97 2. 在 Cyclone 10 GX 收发器中实现协议 图 GBASE-R and 10GBASE-R with IEEE 1588v2 的 Native PHY IP Core 的信号和端口 IP core 的生成将根据参数设置来创建信号和端口 Cyclone 10 Transceiver Native PHY tx_cal_busy rx_cal_busy Nios Hard Calibration IP Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm tx_serial_data TX PMA Serializer TX Enhanced PCS tx_control[17:0] tx_parallel_data[127:0] tx_coreclkin tx_clkout tx_enh_data_valid tx_fifo_flags tx_digitalreset xgmii_tx_c[7:0] (2) xgmii_tx_d[63:0] (2) xgmii_tx_clk 1 b1 (1) tx_serial_clk0 (from TX PLL) Clock Generation Block tx_analogreset rx_analogreset rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref CDR RX PMA Deserializer RX Enhanced PCS rx_clkout rx_coreclkin rx_enh_blk_lock rx_enh_highber rx_fifo_flags rx_parallel_data[127:0] rx_control[19:0] rx_digitalreset xgmii_rx_clk 注释 : 1. 对于 10GBASE-R with 1588 配置, 此信号是用户控制的 2. 对于 10GBASE-R with 1588 配置, 此信号连接到 FPGA 架构中的 TX FIFO 输出 97

98 2. 在 Cyclone 10 GX 收发器中实现协议 5. 例化并配置您的 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的复位控制器或使用 Intel Cyclone 10 GX Transceiver Native PHY Reset Controller IP 7. 将 Intel Cyclone 10 GX Transceiver Native PHY 连接到 PLL IP 和复位控制器 图 GBASE-R with IEEE 1588v2 PHY 设计的连接指南 To MAC/RS through XGMII Interface PLL IP Reset Controller 64d + 8c 64d + 8c FIFO in the FPGA core for TX FIFO in the FPGA core for RX Cyclone 10 Transceiver Native PHY Medium 8. 仿真您的设计以验证其功能性 GBASE-R 和 10GBASE-R with IEEE 1588v2 的 Native PHY IP 参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 表 89. 常规参数和数据通道参数 Transceiver Native PHY 参数编辑器的前两部分提供了一系列用于自定义收发器的常规选项和数据通道选项 参数 范围 Message level for rule violations Transceiver Configuration Rule Transceiver mode error, warning 10GBASE-R 10GBASE-R 1588 TX / RX Duplex, TX Simplex, RX Simplex Number of data channels 1 to 12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface Mbps Off On Off 表 90. TX PMA 参数 参数 范围 TX channel bonding mode Not bonded TX local clock division factor 1, 2, 4, 8 Number of TX PLL clock inputs per channel 1, 2, 3, 4 Initial TX PLL clock input selection 0, 1, 2, 3 98

99 2. 在 Cyclone 10 GX 收发器中实现协议 表 91. RX PMA 参数 参数 范围 Number of CDR reference clocks 1 to 5 Selected CDR reference clock 0 to 4 Selected CDR reference clock frequency MHz and MHz PPM detector threshold 100, 300, 500, 1000 CTLE adaptation mode manual 表 92. Enhanced PCS 参数 参数 范围 Enhanced PCS/PMA interface width 32, 40, 64 FPGA fabric/enhanced PCS interface width 66 Enable Enhanced PCS low latency mode Enable RX/TX FIFO double-width mode On Off Off TX FIFO mode Phase Compensation (10GBASE-R) Register or Fast register (10GBASE-R with 1588) TX FIFO partially full threshold 11 TX FIFO partially empty threshold 2 RX FIFO mode 10GBASE-R (10GBASE-R) Register (10GBASE-R with 1588) RX FIFO partially full threshold 23 RX FIFO partially empty threshold 2 表 B/66B 编码器和解码器参数 (8B/10B Encoder and Decoder Parameters) 参数 范围 Enable TX 64B/66B encoder Enable RX 64B/66B decoder Enable TX sync header error insertion On On On Off 表 94. 加扰器和解扰器参数 (Scrambler and Descrambler Parameters) 参数 范围 Enable TX scrambler (10GBASE-R / Interlaken) TX scrambler seed (10GBASE-R / Interlaken) Enable RX descrambler (10GBASE-R / Interlaken) On 0x03ffffffffffffff On 99

100 2. 在 Cyclone 10 GX 收发器中实现协议 表 95. 模块同步参数 (Block Sync Parameters) 参数 范围 Enable RX block synchronizer Enable rx_enh_blk_lock port On On Off 表 96. 齿轮箱参数 (Gearbox Parameters) 参数 范围 Enable TX data polarity inversion Enable RX data polarity inversion On Off On Off 表 97. 动态重配置参数 参数 范围 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint De-couple reconfig_waitrequest from calibration On Off On Off On Off On Off 表 98. 配置文件参数 参数 范围 Configuration file prefix Generate SystemVerilog package file Generate C header file Generate MIF (Memory Initialization File) On Off On Off On Off 表 99. 生成选项参数 参数 范围 Generate parameter documentation file On Off 100

101 2. 在 Cyclone 10 GX 收发器中实现协议 GBASE-R 和采用 IEEE 1588v2 的 10GBASE-R 收发器配置的 Native PHY IP 端口 图 49. 高 BER 此图显示了当 rx_parallel_data 输出上存在错误时,rx_enh_highber 状态信号变为高电平 rx_parallel_data h h F788h h rx_control 00h tx_parallel_data tx_control h 00h rx_enh_highber 0h 1h 图 50. 模块锁定置位下图显示当接收器检测到模块描述时 rx_enh_blk_lock 信号的置位 rx_parallel_data C Ch rx_control 11h tx_parallel_data tx_control rx_enh_highber 0h rx_ready rx_enh_block_lock 0h 下图显示了空闲字的插入和删除 h FFh h FFh 1h 1h 图 51. 空闲字的插入 (IDLE Word Insertion) 下图显示了在接收器数据流中插入空闲字 rx_parallel_data[79:0] Before Insertion FD AEh BBBBBB9CDDDDDD9Ch FBh AAAAAAAAAAAAAAAAh rx_parallel_data[79:0] After Insertion FD AEh BBBBBB9CDDDDDD9Ch h FBh Idle Inserted 图 52. 空闲字的删除 (IDLE Word Deletion) 下图显示了从接收器数据流中删除空闲字 Before Deletion rx_parallel_data[79:0] ADh AEh FD0000h FB h After Deletion rx_parallel_data[79:0] ADh AEh FD0000h AAAAAAAA000000FBh Idle Deleted 图 53. OS 字的删除下图显示了删除接收器数据流中的有序集字 (ordered set word) rx_parallel_data[79:0] Before Deletion FD AEh DDDDDD9CDDDDDD9Ch FBh AAAAAAAAAAAAAAAAh rx_parallel_data[79:0] After Deletion FD AEh FBDDDDDD9Ch AAAAAAAA h AAAAAAAAh OS Deleted G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core 有关此 IP core 的信息将在本用户指南的未来版本中提供 101

102 2. 在 Cyclone 10 GX 收发器中实现协议 XAUI PHY IP Core 缩略语 有关此 IP core 的信息将在本用户指南的未来版本中提供 表 100. 以太网缩略语 缩写 定义 AN IEEE 802.3ap-2007 的 Clause 73 中描述的以太网中的自动协商 (Auto-Negotiation) BER Bit Error Rate( 误码率 ) DME Differential Manchester Encoding( 差分曼彻斯特编码 ) FEC Forward error correction( 前向纠错 ) GMII Gigabit Media Independent Interface( 千兆介质独立接口 ) KR 64b/66b 编码的 Backplane Ethernet 的简写符号 LD Local Device( 本地器件 ) LT LP Link Training( 链路训练 ) in Backplane Ethernet Clause 72 for 10GBASE-KR and 40GBASE-KR4. Link partner( 链路伙伴 ), 与 LD 相连 MAC Media Access Control( 介质访问控制 ) MII Media Independent Interface( 介质独立接口 ) OSI Open System Interconnection( 开放系统互连 ) PCS Physical Coding Sublayer( 物理编码子层 ) PHY OSI 7-layer 体系结构中的物理层, 在 Intel 器件范围 :PCS + PMA PMA Physical Medium Attachment( 物理介质附加层 ) PMD Physical Medium Dependent( 物理介质依赖层 ) SGMII Serial Gigabit Media Independent Interface( 串行千兆介质独立接口 ) WAN Wide Area Network( 广域网 ) XAUI 10 Gigabit Attachment Unit Interface(10 千兆位附加单元接口 ) 2.7. PCI Express (PIPE) 您可以使用 Cyclone 10 GX 收发器对 2.5 Gbps 数据速率的 Gen1 和 5.0Gbps 数据速率的 Gen2 实现一个完整的 PCI Express 解决方案 可以下面的方法之一来配置收发器以实现 PCIe 功能性 : Cyclone 10 GX Hard IP for PCIe 这是一个包括传输 数据链路和 PHY/MAC 层的完整的 PCIe 解决方案 Hard IP 解决方案包含专用硬核逻辑, 它连接到收发器 PHY 接口 102

103 2. 在 Cyclone 10 GX 收发器中实现协议 PIPE Gen1/Gen2 收发器配置规则下的 Native PHY IP Core 使用 Native PHY IP Core 配置 PCIe 模式下的收发器以访问 PIPE 接口 ( 通常称作收发器中的 PIPE 模式 ) 此模式使您能够将收发器连接到第三方 MAC, 创建一个完整的 PCIe 解决方案 PIPE 规范 (2.0 版 ) 提供了与 PCIe 兼容的物理层的实现的详细信息 Native PHY IP Core for PIPE Gen1 and Gen2 支持 1 2 或 4 操作以实现从 2 到 16Gbps 的整个传输带宽 在 x1 配置中, 每个通道的 PCS 和 PMA 模块被提供时钟并且单独地复位 x2 和 x4 配置支持两通道 四通道链路的通道绑定 在这些绑定的通道配置中, 所有绑定通道的 PCS 和 PMA 模块共享通用时钟和复位信号 Gen1 和 Gen2 模式使用 8B/10B 编码, 对于总链路带宽有 20% 开销 Gen1 和 Gen2 模式使用 Standard PCS 进行操作 表 101. 收发器解决方案 支持 Cyclone 10 GX Hard IP for PCI Express Native PHY IP Core for PCI Express (PIPE) Gen1 和 Gen2 数据速率 Yes Yes MAC 数据链路和传输层 Yes 在 FPGA 架构中的用户实现 收发器接口通过 PIPE 2.0 接口的 Hard IP PIPE 2.0 for Gen1 and Gen2 相关链接 PHY Interface For the PCI Express, SATA, and USB 3.1 Architectures PIPE 的收发器通道数据通路 图 54. PIPE Gen1/Gen2 配置的收发器通道数据通路 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data Serializer Receiver PMA Deserializer CDR Word Aligner TX Bit Slip PRBS Generator Rate Match FIFO 8B/10B Encoder 8B/10B Decoder Byte Serializer Byte Deserializer TX FIFO Receiver Standard PCS RX FIFO PIPE Interface PCI Express Hard IP PRBS Verifier 支持的 PIPE 特性 PIPE Gen1 和 Gen2 配置支持不同的特性 103

104 2. 在 Cyclone 10 GX 收发器中实现协议 表 102. 置支持的特性 协议特性 Gen1 (2.5 Gbps) Gen2 (5 Gbps) x1, x2, x4 链路配置 Yes Yes PCIe 兼容同步状态机 Yes Yes 发送器参考时钟与接收器参考时钟之间的总共 600 ppm 时钟速率补偿 Yes Yes 发送器驱动电路空闲 Yes Yes 接收器检测 Yes Yes 8B/10B 编码 / 解码差异控制 Yes Yes 电源状态管理 Yes Yes 接收器 PIPE 状态编码 pipe_rxstatus[2:0] Yes Yes 2.5 Gbps 和 5 Gbps 信号速率间的动态切换 No Yes 对于差分输出电压控制的动态发送余量 No Yes 动态发送缓冲去加重 -3.5 db 和 -6 db No Yes PMA PCS 接口宽度 ( 比特 ) 接收器电路空闲接口 (EII) 在 FPGA 架构中的实现 在 FPGA 架构中的 实现 相关链接 Intel PHY Interface for the PCI Express (PIPE) Architecture Gen1/Gen2 特性 在 PIPE 配置中, 每个通道都有一个 PIPE 接口模块, 在 PHY-MAC 层和收发器通道 PCS 和 PMA 模块之间传输数据 控制和状态信号 PIPE 配置基于 PIPE 2.0 规范 如果使用 PIPE 配置, 那么必须在 FPGA 架构中实现 PHY-MAC 层 Gen1 (2.5 Gbps) 和 Gen2 (5 Gbps) 之间的动态切换 在 PIPE 配置中,Native PHY IP Core 提供一个输入信号 pipe_rate [1:0], 在功能上等效于 PCIe 规范中指定的 RATE 信号 此输入信号 pipe_rate [1:0] 上的值从 2'b00 变成 2'b01 时会启动从 Gen1 到 Gen2 的数据速率切换 此输入信号上的值从 2'b01 变成 2'b00 时会启动从 Gen2 到 Gen1 的数据速率切换 发送器电路空闲生成 (Transmitter Electrical Idle Generation) 当电路空闲输入信号被置位时, Cyclone 10 GX 器件中的 PIPE 接口模块将通道中的发送器缓冲器置于电路空闲状态 在电路空闲期间, 对于 PCIe Gen1 和 Gen2 数据速率, 发送器缓冲器差分和共模输出电平兼容于 PCIe Base Specification 2.0 PCIe 规范要求在某些电源状态时发送驱动器要置于电路空闲状态 注意 : 关于不同电源状态下所要求的输入信号电平的详细信息, 请参考 Power State Management 部分 104

105 2. 在 Cyclone 10 GX 收发器中实现协议 相关链接 电源状态管理 电源状态管理 ( 第 105 页 ) 表 103. PCIe 规范中定义的电源状态 为使功耗降到最小, 物理层器件必须支持如下电源状态 电源状态 说明 P0 P0s,P1 和 P2 在 PCIe 链路上传输数据包期间的常规操作状态 PHY-MAC 层指示物理层跳变到这些低功耗状态 Cyclone 10 GX 收发器中的 PIPE 接口对在 PIPE 配置中所配置的每个收发器通道提供一个 pipe_powerdown[1:0] 输入端口 当 P0 电源状态转换到低功耗状态时,PCIe 规范要求物理层器件实现节能措施 除了将发送缓冲器置于较低功耗状态下的电气空闲模式之外, Cyclone 10 GX 收发器不实现这些节能措施 兼容码型传输支持的 8B/10B 编码器的使用情况 接收器状态 接收器检测 当链路训练和状态机 (LTSSM) 进入 Polling.Compliance 子状态时,PCIe 发送器会发送一个兼容码型 Polling.Compliance 子状态用于评估发送器是否与 PCIe 电压和时序规范电气兼容 PCIe 规范要求 PHY 在 3-bit 状态信号 (pipe_rx_status[2:0]) 上对接收器状态进行编码 该信号在 PHY-MAC 层的操作中使用 PIPE 接口模块从收发器通道 PCS 和 PMA 模块中接收状态信号并且对转送到 FPGA 逻辑的信号 pipe_rx_status[2:0] 的状态进行编码 pipe_rx_status[2:0] 端口上的状态信号编码符合 PCIe 规范 Cyclone 10 GX 收发器中的 PIPE 接口模块对接收器检测操作提供一个输入信号 pipe_tx_detectrx_loopback[0:0] PCIe 协议要求此信号在 LTSSM 的 Detect 状态下为高电平 当 pipe_tx_detectrx_loopback[0:0] 信号在 P1 power state 下被置位时, PIPE 接口模块发送一个命令信号到该通道中的发送驱动器, 以启动接收器检测序列 在 P1 power state 下, 发送缓冲器必须始终处于电路空闲状态中 接收到此命令信号后, 接收器检测电路在发送缓冲器的输出上创建一个阶跃电压 如果远端有一个有效的接收器 ( 符合 PCIe 输入阻抗的要求 ), 那么走线上阶跃电压的时间常量会增加 接收器检测电路监控此时间常量来确定是否存在接收器 注意 : 要使接收器检测电路能够可靠地运行, 必须使用收发器片上匹配 此外, 串行链路上的 AC 耦合电容和系统使用的接收器匹配值必须符合 PCIe Base Specification 2.0 根据 PIPE 2.0 规范,PIPE core 提供一个 1-bit PHY 状态信号 pipe_phy_status[0:0] 和一个 3-bit 接收器状态信号 pipe_rx_status[2:0] 来表明是否检测到接收器 Gen1 和 Gen2 时钟补偿 为符合 PIPE 规范, Intel Cyclone 10 GX 接收器通道有一个速率匹配 FIFO, 对上游发送器与本地接收器时钟之间高达 ±600 ppm 的小时钟频率差异进行补偿 105

106 2. 在 Cyclone 10 GX 收发器中实现协议 请考虑以下 PIPE 时钟补偿指南 : 在 SKP 有序集中插入或删除一个 SKP 符号 删除后 SKP 有序集中的 SKP 符号数量有最小限制 删除后, 有序集可能会有空 COM 情况 插入后 SKP 有序集中的 SKP 符号数量有最大限制 插入后, 有序集可能会有多于 5 个符号的情况 对于 INSERT/DELETE 情况 : 标志状态显示在发生插入或删除的 SKP 有序集的 COM 符号上 对于 FULL/EMPTY 情况 : 标志状态显示在插入或删除字符的位置 注意 : 当 PIPE 接口打开时, 它会将标志的值转换成相应的 pipe_rx_status[2:0] 信号 PIPE 模式还有一个 0 ppm 配置选项, 可以在同步系统中使用该选项 在此配置中, 速率匹配 FIFO 模块不应该进行任何时钟补偿, 但延迟将会达到最小 图 55. 速率匹配删除 此图显示了速率匹配删除的示例, 其中必须删除 2 个 /K28.0/ SKP 符号 每个接收到的 SKP 有序集只删除一个 /K28.0/ SKP 符号 First SKP Ordered Set SKP Symbol Deleted Second SKP Ordered Set rmfifo_input_data K28.5 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0 Dx.y rx_parallel_data K28.5 Dx.y K28.5 K28.0 K28.0 Dx.y pipe_rx_status[2:0] 3 b010 xxx 3 b010 xxx xxx xxx 图 56. 速率匹配插入此图显示了速率匹配插入的示例, 其中必须插入 2 个 SKP 符号 每个接收到的 SKP 有序集只插入一个 /K28.0/ SKP 符号 First SKP Ordered Set Second SKP Ordered Set rmfifo_input_data K28.5 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0 K28.0 rx_parallel_data K28.5 K28.0 K28.0 Dx.y K28.5 K28.0 K28.0 K28.0 K28.0 K28.0 pipe_rx_status[2:0] 3 b001 xxx xxx xxx 3 b001 xxx xxx xxx xxx xxx SKP Symbol Inserted 图 57. 速率匹配 FIFO 满状态 PIPE 模式下的速率匹配 FIFO 会自动删除导致 FIFO 变满的数据字节, 并驱动与后续数据字节同步的 pipe_rx_status[2:0] = 3'b101 下图显示了 PIPE 模式下的速率匹配 FIFO 满状态 在接收数据字节 D4 之后, 速率匹配 FIFO 变满 tx_parallel_data rx_parallel_data D1 D2 D3 D4 D5 D6 D7 D8 D1 D2 D3 D4 D6 D7 D8 xx xx xx pipe_rx_status[2:0] xxx xxx xxx xxx 3 b101 xxx xxx xxx 106

107 2. 在 Cyclone 10 GX 收发器中实现协议 图 58. 速率匹配 FIFO 空状态 PIPE 模式下的速率匹配 FIFO 会在导致 FIFO 变空的数据字节的后面插入 /K30.7/ (9'h1FE), 并驱动与插入的 /K30.7/ (9'h1FE) 同步的 pipe_rx_status[2:0] = 3'b101 下图显示了 PIPE 模式下的速率匹配 FIFO 空状态 在读出数据字节 D3 之后, 速率匹配 FIFO 变空 tx_parallel_data rx_parallel_data D1 D2 D3 D4 D5 D6 D1 D2 D3 /K.30.7/ D4 D5 pipe_rx_status[2:0] xxx xxx xxx 3 b110 xxx xxx PIPE 0 ppm PIPE 模式还有一个可用于同步系统中的 0 ppm 配置选项 在此配置中, 速率匹配 FIFO 模块不应该进行任何时钟补偿, 但延迟将会达到最小 PCIe 反向并行环回 (PCIe Reverse Parallel Loopback) PCIe 反向并行环回仅可用于 Gen1 和 Gen2 数据速率的 PCIe 功能配置 接收到的串行数据将遍历接收器 CDR 解串器 字对齐模块和速率匹配 FIFO 缓冲 数据然后被回送至发送串化器, 并且通过发送缓冲器发送出去 接收到的数据通过 rx_parallel_data 端口也可用于 FPGA 逻辑 此环回模式基于 PCIe specification 2.0 Cyclone 10 GX 器件提供一个输入信号 pipe_tx_detectrx_loopback[0:0] 来使能这一环回模式 注意 : 图 59. 这是 PIPE 配置中仅支持的环回选项 PCIe 反向并行环回模式数据通路 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data Serializer Receiver PMA Deserializer CDR Word Aligner Reverse Parallel Loopback Path TX Bit Slip Rate Match FIFO PRBS Generator 8B/10B Encoder 8B/10B Decoder Byte Serializer Byte Deserializer TX FIFO Receiver Standard PCS RX FIFO PIPE Interface PCI Express Hard IP PRBS Verifier 相关链接 Cyclone 10 GX 标准型 PCS 体系结构 ( 第 263 页 ) Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express

108 2. 在 Cyclone 10 GX 收发器中实现协议 如何连接 PIPE Gen1 和 Gen2 模式的 TX PLL 图 60. 对 Gen1/Gen2 x1 模式使用 fpll X1 Network fpll1 ATX PLL1 6 6 CGB CGB Ch 5 CDR Ch 4 Master CGB1 4 6 CGB CDR Ch 3 CDR Path for Clocking in Gen1/Gen2 x1 Mode 6 CGB Ch 2 fpll0 CDR ATX PLL0 Master CGB0 4 6 CGB Ch 1 CDR Path for Clocking in Gen1/Gen2 x1 Mode 6 CGB Ch 0 CDR 注释 : 1. 所示的图只是 PCIe Gen1/Gen2 x1 模式的一种可能组合 2. Gen1/Gen2 x1 模式使用 ATX PLL 或 fpll 3. Gen1/Gen2 x1 可以使用给定 bank (ATX PLL 或 fpll 使能 ) 中的任何通道 4. 将 ATX PLL 或 fpll 的 pll_pcie_clk 连接到 Native PHY 上的 pipe_hclk_in 端口 108

109 2. 在 Cyclone 10 GX 收发器中实现协议 图 61. 对 Gen1/Gen2 x1 模式使用 ATX PLL X1 Network fpll1 ATX PLL1 6 6 CGB CGB Ch 5 CDR Ch 4 Master CGB1 4 6 CGB CDR Ch 3 CDR 6 CGB Ch 2 fpll0 CDR Path for Clocking in Gen1/Gen2 x1 Mode ATX PLL0 Master CGB0 4 6 CGB Ch 1 CDR Path for Clocking in Gen1/Gen2 x1 Mode 6 CGB Ch 0 CDR 注释 : 1. 所显示的图只是 PCIe Gen1/Gen2 x1 模式的一种可能组合 2. Gen1/Gen2 x1 模式使用 ATX PLL 或 fpll 3. Gen1/Gen2 x1 可以使用给定 bank(atx PLL 或 fpll 使能 ) 中的任何通道 4. 将 ATX PLL 或 fpll 的 pll_pcie_clk 连接到 Native PHY 上的 pipe_hclk_in 端口 109

110 2. 在 Cyclone 10 GX 收发器中实现协议 图 62. 对 Gen1/Gen2 x4 模式使用 ATX PLL 或 fpll XN Network X6 Network CGB Ch 5 fpll1 ATX PLL1 Connections Done via X1 Network Master CGB CGB CGB CDR Ch 4 CDR Ch 3 CDR CGB Ch 2 CDR CGB Ch 1 Master CGB0 6 CGB CDR Ch 0 CDR Notes: 1. The figure shown is just one possible combination for the PCIe Gen1/Gen2 x4 mode. 2. The x6 and xn clock networks are used for channel bonding applications. 3. Each master CGB drives one set of x6 clock lines. 4. Gen1/Gen2 x4 modes use either ATX PLL or fpll only. 5. Connect pll_pcie_clk from either ATX PLL or fpll to the pipe_hclk_in port on Native PHY. 6. In this case the Master PCS channel is logical channel 3 (physical channel 4). 相关链接 PLL 和时钟网络的使用 ( 第 202 页 ) 提供关于实现时钟配置和配置 PLL 的更多信息 110

111 2. 在 Cyclone 10 GX 收发器中实现协议 PIPE 设计实例提供关于 PCIe 的 PLL 配置的更多信息 基于数据速率的发送 PLL 的建议 ( 第 176 页 ) 提供关于 ATX PLL 布局限制的更多信息 如何在 Cyclone 10 GX 收发器中实现 PCI Express (PIPE) 在实现 PCI Express 协议之前, 应先熟悉 Standard PCS 体系结构 PLL 体系结构和复位控制器 1. 在 IP Catalog 下选择 Cyclone 10 GX Transceiver Native PHY IP Core 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 获得详细信息 2. 从 Datapath Options 下面的 Cyclone 10 GX Transceiver configuration rules 列表中选择 Gen1/Gen2 PIPE 3. 使用 Transceiver Native PHY IP Parameters for PCI Express Transceiver Configurations Rules 中表格里的参数值作为起点 或者, 也可以使用 Cyclone 10 GX Transceiver Native PHY Presets 接下来, 通过修改设置来满足您特定的要求 4. 单击 Finish 生成 Native PHY IP ( 这是您的 RTL 文件 ) 5. 例化并配置您的 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的复位控制器或使用 Transceiver PHY Reset Controller 7. 将 Native PHY IP 连接到 PLL IP core 和复位控制器 使用 Transceiver Native PHY IP Ports for PCI Express Transceiver Configuration Rules 中的信息来连接端口 8. 通过对设计进行仿真来验证其功能性 PIPE 的 Native PHY IP 参数设置 表 104. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX Native PHY IP 的参数 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 Gen1 PIPE Gen2 PIPE Parameter Message level for rule violations Error Error Common PMA Options VCCR_GXB and VCCT_GXB supply voltage for the Transceiver Gen1: 0_9V Gen2: 0_9V Transceiver link type Gen1: sr Gen2: sr Datapath Options Transceiver configuration rules Gen1 PIPE Gen2 PIPE PMA configuration rules Basic Basic Transceiver mode TX / RX Duplex TX / RX Duplex Number of data channels Gen1 x1: 1 channel Gen1 x2: 2 channels Gen1 x4: 4 channels Gen2 x1: 1 channel Gen2 x2: 2 channels Gen2 x4: 4 channels 继续

112 2. 在 Cyclone 10 GX 收发器中实现协议 Gen1 PIPE Gen2 PIPE Data rate 2.5 Gbps 5 Gbps Enable datapath and interface reconfiguration Optional Optional Enable simplified data interface Optional (21) Optional (21) Provide separate interface for each channel Optional Optional 表 105. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX Native PHY IP 的参数 - TX PMA 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 Gen1 PIPE Gen2 PIPE TX Bonding Options TX channel bonding mode Nonbonded (x1) PMA & PCS Bonding (x2 and x4) Nonbonded (x1) PMA & PCS Bonding (x2 and x4) PCS TX channel bonding master Auto (22) Auto (22) Default PCS TX channel bonding master TX PLL Options Gen1 x1: Channel 0 Gen1 x2: Channel 1 Gen1 x4: Channel 2 Gen1 x1: Channel 0 Gen1 x2: Channel 1 Gen1 x4: Channel 2 TX local clock division factor 1 1 Number of TX PLL clock inputs per channel 1 1 Initial TX PLL clock input selection 0 0 TX PMA Optional Ports Enable tx_analog_reset_ack port Optional Optional Enable tx_pma_clkout port Optional Optional Enable tx_pma_div_clkout port Optional Optional tx_pma_div_clkout division factor Optional Optional Enable tx_pma_elecidle port Off Off Enable rx_seriallpbken port Off Off (21) 请参考表 111 ( 第 122 页 ) 来了解简化数据接口使能时的比特设置 (22) 此参数的设置取决于布局 在 AUTO 模式下,Native PHY IP Parameter Editor 将选择配置的最中间通道作为默认的 PCS TX channel bonding master 您必须确保将所选通道物理布局为收发器 bank 的 Ch1 或 Ch4 否则, 对 PCS TX channel bonding master 使用手动选择来选择可以物理布局在收发器 bank 的 Ch1 或 Ch4 的通道 关于详细信息, 请参考 如何对 PIPE 配置布局通道 一节 112

113 2. 在 Cyclone 10 GX 收发器中实现协议 表 106. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX Native PHY IP 的参数 - RX PMA 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 Gen1 PIPE Gen2 PIPE RX CDR Options Number of CDR reference clocks 1 1 Selected CDR reference clock 0 0 Selected CDR reference clock frequency 100, 125 MHz 100, 125 MHz PPM detector threshold Equalization CTLE adaptation mode Manual Manual DFE adaptation mode Disabled Disabled Number of fixed dfe taps NA NA RX PMA Optional Ports Enable rx_analog_reset_ack port Optional Optional Enable rx_pma_clkout port Optional Optional Enable rx_pma_div_clkout port Optional Optional rx_pma_div_clkout division factor Optional Optional Enable rx_pma_clkslip port Optional Optional Enable rx_is_lockedtodata port Optional Optional Enable rx_is_lockedtoref port Optional Optional Enable rx_set_locktodata and rx_set_locktoref ports Optional Optional Enable rx_seriallpbken port Optional Optional Enable PRBS Verifier Control and Status ports Optional Optional 表 107. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX Native PHY IP 的参数 - Standard PCS 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 参数 Gen1 PIPE Gen2 PIPE Standard PCS configurations Standard PCS / PMA interface width FPGA Fabric / Standard TX PCS interface width 8, FPGA Fabric / Standard RX PCS interface width 8, Enable Standard PCS low latency mode Off Off Standard PCS FIFO TX FIFO mode low_latency low_latency RX FIFO mode low_latency low_latency 继续

114 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Gen1 PIPE Gen2 PIPE Enable tx_std_pcfifo_full port Optional Optional Enable tx_std_pcfifo_empty port Optional Optional Enable rx_std_pcfifo_full port Optional Optional Enable rx_std_pcfifo_empty port Optional Optional Byte Serializer and Deserializer TX byte serializer mode Disabled, Serialize x2 Serialize x2 RX byte deserializer mode Disabled, Serialize x2 Serialize x2 8B/10B Encoder and Decoder Enable TX 8B/10B encoder Enabled Enabled Enable TX 8B/10B disparity control Enabled Enabled Enable RX 8B/10B decoder Enabled Enabled Rate Match FIFO Rate Match FIFO mode PIPE, PIPE 0ppm PIPE, PIPE 0ppm RX rate match insert / delete -ve pattern (hex) 0x0002f17c (K28.5/K28.0/) 0x0002f17c (K28.5/K28.0/) RX rate match insert / delete +ve pattern (hex) 0x000d0e83 (K28.5/K28.0/) 0x000d0e83 (K28.5/K28.0/) Enable rx_std_rmfifo_full port Optional Optional Enable rx_std_rmfifo_empty port Optional Optional Word Aligner and Bit Slip Enable TX bit slip Off Off Enable tx_std_bitslipboundarysel port Optional Optional RX word aligner mode Synchronous State Machine Synchronous State Machine RX word aligner pattern length RX word aligner pattern (hex) 0x c (/K28.5/) 0x c (/K28.5/) Number of word alignment patterns to achieve sync 3 3 Number of invalid data words to lose sync Number of valid data words to decrement error count Enable rx_std_wa_patternalign port Optional Optional Enable rx_std_wa_a1a2size port Off Off Enable rx_std_bitslipboundarysel port Optional Optional Enable rx_bitslip port Off Off 比特倒转与极性反转 (Bit Reversal and Polarity Inversion) Enable TX bit reversal Off Off Enable TX byte reversal Off Off Enable TX polarity inversion Off Off 继续

115 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Gen1 PIPE Gen2 PIPE Enable tx_polinv port Off Off Enable RX bit reversal Off Off Enable rx_std_bitrev_ena port Off Off Enable RX byte reversal Off Off Enable rx_std_byterev_ena port Off Off Enable RX polarity inversion Off Off Enable rx_polinv port Off Off Enable rx_std_signaldetect port Optional Optional PCIe Ports Enable PCIe dynamic datarate switch ports Off Enabled Enable PCIe pipe_hclk_in and pipe_hclk_out ports Enabled Enabled Enable PCIe electrical idle control and status ports Enabled Enabled Enable PCIe pipe_rx_polarity port Enabled Enabled Dynamic reconfiguration Enable dynamic reconfiguration Disabled Disabled 注意 : Simplified Interface 使能时, 最左侧列中的信号将自动映射到 128-bit tx_parallel_data 字的子集 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 简化接口禁用时的比特映射 ( 第 122 页 ) 用于 PIPE 的 fpll IP 参数内核设置 表 108. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX fpll IP core 的参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 参数 Gen1 PIPE Gen2 PIPE PLL General fpll mode Transceiver Transceiver Protocol Mode PCIe Gen 1 PCIe Gen 2 Message level for rule violation Error Error Number of PLL reference clocks 1 1 Selected reference clock source 0 0 Enable fractional mode Disable Disable Enable manual counter configuration Disable Disable 继续

116 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Gen1 PIPE Gen2 PIPE Enable ATX to fpll cascade clock input port Settings Disable Disable Bandwidth Low, Medium, High Low, Medium, High Feedback Operation mode Direct Direct Output frequency Transceiver usage PLL output frequency 1250MHz 2500MHz PLL datarate 2500Mbps 5000Mbps PLL integer reference clock frequency 100 MHz, 125 MHZ 100 MHz, 125 MHZ Master Clock Generation Block (MCGB) Include master clock generation block Clock division factor Enable x6/xn non-bonded high-speed clock output port Enable PCIe clock switch interface Number of auxiliary MCGB clock input ports Disable for x1 Enable for x2, x4 N/A for x1 1 for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 0 for x2, x4 Disable for x1 Enable for x2, x4 N/A for x1 1 for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 Enable for x2, x4 N/A for x1 0 for x2, x4 MCGB input clock frequency 1250MHz 2500MHz MCGB output data rate 2500Mbps 5000Mbps Bonding Enable bonding clock output ports Enable feedback compensation bonding PMA interface width Dynamic Reconfiguration N/A for x1 design Enable for x2, x4 N/A for x1 design Disable for x2, x4 N/A for x1 design 10 for x2, x4 N/A for x1 design Enable for x2, x4 N/A for x1 design Disable for x2, x4 N/A for x1 design 10 for x2, x4 Enable dynamic reconfiguration Disable Disable Enable Altera Debug Master Endpoint Disable Disable Separate avmm_busy from reconfig_waitrequest Optional Reconfiguration Logic N/A N/A Enable capability registers N/A N/A Set user-defined IP identifier N/A N/A Enable control and status registers N/A N/A Configuration Files 继续

117 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Gen1 PIPE Gen2 PIPE Configuration file prefix N/A N/A Generate SystemVerilog package file N/A N/A Generate C Header file N/A N/A Generate MIF (Memory Initialize file) N/A N/A Generation Options Generate parameter documentation file Enable Enable 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 用于 PIPE 的 ATX PLL IP 参数设置 表 109. PIPE Gen1,Gen2 模式下的 Cyclone 10 GX ATX PLL IP core 的参数 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 参数 Gen1 PIPE Gen2 PIPE PLL General Message level for rule violations Error Error Protocol Mode PCIe Gen 1 PCIe Gen 2 Bandwidth Low, medium, high Low, medium, high Number of PLL reference clocks 1 1 Selected reference clock source 0 0 Ports Primary PLL clock output buffer GX clock output buffer GX clock output buffer Enable PLL GX clock output port Enable Enable Enable PCIe clock output port pll_pcie_clk Enable Enable Enable ATX to fpll cascade clock output port Disable Disable Output Frequency PLL output frequency 1250MHz 2500MHz PLL output datarate 2500Mbps 5000Mbps Enable fractional mode Disable Disable PLL integer reference clock frequency 100MHz, 125MHZ 100MHz, 125MHZ Configure counters manually Disable Disable Multiple factor (M counter) N/A N/A Divide factor (N counter) N/A N/A Divide factor (L counter) N/A N/A Master Clock Generation Block 继续

118 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Gen1 PIPE Gen2 PIPE MCGB Include master clock generation block Clock division factor Enable x6/xn non-bnded high speed clock output port Enable PCIe clock switch interface Number of auxiliary MCGB clock input ports Disable for x1 Enable for x2, x4 N/A for x1 1 for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 0 for x2, x4 Disable for x1 Enable for x2, x4 N/A for x1 1 for x2, x4 N/A for x1 Disable for x2, x4 N/A for x1 Enable for x2, x4 N/A for x1 0 for x2, x4 MCGB input clock frequency 1250 MHz 2500 MHz MCGB output data rate 2500 Mbps 5000 Mbps Bonding Enable bonding clock output ports Enable feedback compensation bonding PMA interface width Dynamic Reconfiguration N/A for x1 Enable for x2, x4 N/A for x1 design Disable for x2, x4 N/A for x1 design 10 for x2, x4 N/A for x1 Enable for x2, x4 N/A for x1 design Disable for x2, x4 N/A for x1 design 10 for x2, x4 Enable dynamic reconfiguration Disable Disable Enable Altera Debug Master Endpoint Disable Disable Separate avmm_busy from reconfig_waitrequest N/A N/A Optional Reconfiguration Logic Enable capability registers N/A N/A Set user-defined IP identifier N/A N/A Enable control and status registers N/A N/A Configuration Files Configuration file prefix N/A N/A Generate SystemVerilog package file N/A N/A Generate C Header file N/A N/A Generate MIF (Memory Initialize file) N/A N/A Generation Options Generate parameter documentation file Enable Enable 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 118

119 2. 在 Cyclone 10 GX 收发器中实现协议 用于 PIPE 的 Native PHY IP 端口 图 63. 用于 PIPE 的 Native PHY IP 的信号和端口 reconfig_reset reconfig_clk reconfig_avmm Reconfiguration Registers Cyclone 10 Transceiver Native PHY Nios II Hard Calibration IP tx_cal_busy rx_cal_busy tx_digitalreset tx_datak [3:0], [1:0], or [0] tx_parallel_data [31:0], [15:0], or [7:0] tx_coreclkin tx_clkout TX Standard PCS tx_datak [3:0], [1:0], or [0] tx_parallel_data[31:0],[15:0],or[7:0] tx_coreclkin tx_clkout unused_tx_parallel_data[118:0] 10 TX PMA Serializer tx_serial_data pipe_rx_elecidle [(N-1):0] pipe_phy_status [(N-1):0] pipe_rate [1:0] pipe_sw_done [1:0] pipe_rx_polarity [(N-1):0] pipe_tx_elecidle [(4N-1):0] pipe_tx_detectrx_loopback [(N-1):0] pipe_powerdown [(2N-1):0] pipe_rx_eidleinfersel [(3N-1):0] pipe_tx_deemph [(N-1):0] tx_bonding_clocks[(6n-1):0] PIPE Interface Local CGB (for X1 Modes Only - pipe_hclk_out [0] pipe_hclk_in [0] (from TX PLL) pipe_tx_compliance [(4N-1):0] pipe_tx_margin [(3N-1):0] pipe_tx_swing [(N-1):0] pipe_rx_valid [(N-1):0] pipe_rx_status [(3N-1):0] pipe_sw [1:0] tx_serial_data tx_analogreset rx_analogreset rx_digitalreset rx_datak [3:0], [1:0], or [0] rx_parallel_data [31:0], [15:0], or [7:0] rx_clkout rx_coreclkin rx_syncstatus RX Standard PCS rx_datak [3:0], [1:0], or [0] rx_parallel_data[31:0],[15:0],or[7:0] rx_clkout rx_coreclkin rx_syncstatus unused_rx_parallel_data[118:0] Deserializer RX PMA CDR rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref Gen1/Gen2 - Black Gen2 - Red Note: N is the number of PCIe channels 表 110. 用于 PIPE 模式下 Cyclone 10 GX 收发器 Native PHY 的端口 此部分包含此协议的建议设置 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 了解完整范围的参数设置 端口方向时钟域说明 时钟 rx_cdr_refclk0 In N/A PHY 的 TX PLL 和 RX CDR100/125 MHz 输入参考时钟源 tx_serial_clk0 In N/A PLL 生成的高速串行时钟 pipe_hclk_in[0] In N/A 用于 Auto-Speed Negotiation (ASN) 模块的 500 MHz 时钟 此时钟由 PLL 生成, 被配置用于 Gen1/ Gen2 pipe_hclk_out[0] Out N/A 对 PHY - MAC 接口提供的 500 MHz 时钟输出 继续

120 2. 在 Cyclone 10 GX 收发器中实现协议 端口方向时钟域说明 PHY - MAC 层的 PIPE 输入 从 MAC 驱动的 TX 并行数据 对于 Gen1, 这可以是 8 或 16 比特 对于 Gen2, 这是 16 比特 tx_parallel_data[15:0] or [7:0] In tx_coreclkin 注意 :unused_tx_parallel_data 应该连接到 '0' Active High 请参考表 Bit Mappings when the Simplified Interface is Disabled 获得更多信息 tx_datak[1:0] or [0] In tx_coreclkin 已发送数据的数据和控制指示器 对于 Gen1 或 Gen2, 为 0 时表明 tx_parallel_data 是数据, 为 1 时表明 tx_parallel_data 是控制 Active High 请参考表 Bit Mappings when the Simplified Interface is Disabled 获得更多信息 强制发送输出处于电气空闲状态 请参考 Intel PHY Interface for PCI Express (PIPE) 查看时序图 Gen1 - 信号的宽度为 1 bit/lane pipe_tx_elecidle[(4n-1) :0] In Asynchronous Gen2 - 信号的宽度为 2 bits/lane 例如, 如果连接到 PIPE Gen2x4 的 MAC 的宽度为 1bit/lane, 那么可以使用以下映射来连接 PIPE: {pipe_tx_elecidle[7:0] = {{2{tx_elecidle_ch3}}, {2{tx_elecidle_ch2}},{2{tx_elecidle_ch1}}, {2{tx_elecidle_ch0}}} 其中 tx_elecidle_* 是 MAC 的输出信号 Active High pipe_tx_detectrx_loopba ck [(N-1):0] In tx_coreclkin 指示 PHY 开始进行接收检测操作 上电后, 置位此信号开始环回操作 请参考 Intel PHY Interface for PCI Express (PIPE) 的 section 6.4 来查看时序图 Active High 置位一个周期将运行差异设为负值 当发送兼容码型 (compliance pattern) 时使用 请参考 Intel PHY Interface for PCI Express (PIPE) Architecture 的 section 6.11 来获得详细信息 Gen1 - 信号的宽度为 1 bit/lane Gen2 - 信号的宽度为 2 bits/lane pipe_tx_compliance[(4n- 1):0] In tx_coreclkin 例如, 如果连接到 PIPE Gen2x4 的 MAC 的宽度为 1bit/lane, 那么可以使用以下映射来连接 PIPE: {pipe_tx_compliance[7:0] = {{2{tx_compliance_ch3}}, {2{tx_compliance _ch2}}, {2{tx_compliance_ch1}}, {2{tx_compliance _ch0}}}. 其中 tx_compliance_* 是 MAC 的输出信号 Active High pipe_rx_polarity[(n-1): 0] In Asynchronous 为 1'b1 时, 指示 PHY 层反转已接收数据上的极性 Active High 请求 PHY 将其电源状态更改成指定状态 Power States 编码如下 : pipe_powerdown[(2n-1): 0] In tx_coreclkin 2'b00: P0 - 正常操作 2'b01: P0s - 低恢复时间, 节能状态 2'b10: P1 - 更长的恢复时间, 更低的功耗状态 2'b11: P2 - 最低的功耗状态 继续

121 2. 在 Cyclone 10 GX 收发器中实现协议 端口方向时钟域说明 发送 V OD 裕量选择 PHY-MAC 根据 Link Control 2 Register 的值对此信号的值进行设置 以下编码定义为 : pipe_tx_margin[(3n-1): 0] In tx_coreclkin 3'b000: 正常操作范围 3'b001: Full swing: mv; Half swing: mv. 3'b010:-3'b011: 保留 3'b100-3'b111: Full swing: mV; Half swing: mv, 其他保留 pipe_tx_swing[(n-1):0] In tx_coreclkin pipe_tx_deemph[(n-1):0] In Asynchronous 表明收发器是使用 pipe_tx_margin 定义的 Full swing 电压还是 Half swing 电压 1'b0-Full swing 1'b1-Half swing 发送去加重选择 (transmit de-emphasis selection) 在 PCI Express Gen2 (5 Gbps) 模式下选择发送器去加重 : 1'b0: 6 db 1'b1: 3.5 db 置高时, 推断出电气空闲状态, 而不是通过使用模拟电路检测链路另一端上的器件来识别电气空闲状态 以下编码定义为 : 3'b0xx: Electrical Idle Inference not required in current LTSSM state. 3'b100:Absence of COM/SKP OS in 128 ms. pipe_rx_eidleinfersel[( 3N-1):0] In Asynchronous 3'b101: Absence of TS1/TS2 OS in 1280 UI interval for Gen1 or Gen2. 3'b110: Absence of Electrical Idle Exit in 2000 UI interval for Gen1 and UI interval for Gen2. 3'b111: Absence of Electrical Idle exit in 128 ms window for Gen1. 注意 : 建议在 FPGA 架构中实现 Receiver Electrical Idle Inference (EII) pipe_rate[1:0] In Asynchronous pipe_sw_done[1:0] In N/A 2-bit 编码定义如下 : 2'b00: Gen1 rate (2.5 Gbps) 2'b01: Gen2 rate (5.0 Gbps) Master 时钟生成缓冲器的信号, 表明速率切换已经完成 此信号仅用于绑定模式 (x2 和 x4) 对于非绑定应用 (x1), 此信号从内部连接到本地 CGB PIPE Output to PHY - MAC Layer rx_parallel_data[15:0] or [7:0] Out rx_coreclkin 驱动到 MAC 的 RX 并行数据 对于 Gen1, 这可以是 8 或 16 比特 对于 Gen2, 这只是 16 比特 请参考 Bit Mappings When the Simplified Interface is Disabled 了解详细信息 rx_datak[1:0] or [0] Out rx_coreclkin 数据和控制指示器 对于 Gen1 或 Gen2, 为 0 时表明 rx_parallel_data 是数据, 为 1 时表明 rx_parallel_data 是控制 pipe_rx_valid[(n-1):0] Out rx_coreclkin 当 RX 数据和控制有效时置位 继续

122 2. 在 Cyclone 10 GX 收发器中实现协议 端口方向时钟域说明 pipe_phy_status[(n-1): 0] Out rx_coreclkin 用于与几个 PHY 请求的完成进行通信的信号 Active High pipe_rx_elecidle[(n-1): 0] Out Asynchronous 置位时, 接收器已检测到电气空闲 Active High 信号编码接收数据流和接收器检测的接收状态和错误代码 下面编码定义为 : 3'b000 - 接收数据 OK 3'b001 - 添加了 1 SKP 3'b010 - 删除了 1 SKP pipe_rx_status[(3n-1): 0] Out rx_coreclkin 3'b011 - 检测到接收器 3'b100-8B/10B 或 128b/130b 解码错误和 ( 可选的 )RX 差异错误 3'b101 - 弹性缓冲器上溢 3'b110 - 弹性缓冲器下溢 3'b111 - 接收差异错误, 如果使用 3'b100 报告差异错误, 则不使用 pipe_sw[1:0] Out N/A 时钟生成缓冲器的信号, 表明速率切换请求 此信号仅用于绑定模式 (x2 和 x4) 对于非绑定应用 (x1), 此信号从内部连接到本地 CGB Active High 请参考表 111 ( 第 122 页 ) Bit Mappings When the Simplified Interface is Disabled 了解详细信息 表 111. 简化接口禁用时的比特映射 This section contains the recommended settings for this protocol. Refer to Using the Cyclone 10 GX Transceiver Native PHY IP Core for the full range of parameter values. 信号名称 Gen1 (TX Byte Serializer and RX Byte Deserializer disabled) Gen1 (TX Byte Serializer and RX Byte Deserializer in X2 mode), Gen2 (TX Byte Serializer and RX Byte Deserializer in X2 mode) tx_parallel_data tx_parallel_data[7:0] tx_parallel_data[29:22,7:0] tx_datak tx_parallel_data[8] tx_parallel_data[30,8] pipe_tx_compliance tx_parallel_data[9] tx_parallel_data[31,9] pipe_tx_elecidle tx_parallel_data[10] tx_parallel_data[32,10] pipe_tx_detectrx_loopback tx_parallel_data[46] tx_parallel_data[46] pipe_powerdown tx_parallel_data[48:47] tx_parallel_data[48:47] pipe_tx_margin tx_parallel_data[51:49] tx_parallel_data[51:49] pipe_tx_swing tx_parallel_data[53] tx_parallel_data[53] rx_parallel_data rx_parallel_data[7:0] rx_parallel_data[39:32,7:0] rx_datak rx_parallel_data[8] rx_parallel_data[40,8] rx_syncstatus rx_parallel_data[10] rx_parallel_data[42,10] pipe_phy_status rx_parallel_data[65] rx_parallel_data[65] 继续

123 2. 在 Cyclone 10 GX 收发器中实现协议 信号名称 Gen1 (TX Byte Serializer and RX Byte Deserializer disabled) Gen1 (TX Byte Serializer and RX Byte Deserializer in X2 mode), Gen2 (TX Byte Serializer and RX Byte Deserializer in X2 mode) pipe_rx_valid rx_parallel_data[66] rx_parallel_data[66] pipe_rx_status rx_parallel_data[69:67] rx_parallel_data[69:67] pipe_tx_deemph N/A tx_parallel_data[52] 请参考 Intel PHY Interface for PCI Express (PIPE) Architecture 的 section 6.6 来获得详细信息 相关链接 Intel PHY Interface for PCI Express (PIPE) Architecture 简化接口禁用时的比特映射 ( 第 122 页 ) 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 用于 PIPE 的 fpll 端口 表 112. 用于 PIPE 的 fpll 端口 本节包含此协议的建议设置 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数设置的完整范围 端口方向时钟域说明 Pll_powerdown Input Asynchronous 置高时复位 PLL 需要连接到 Transceiver PHY Reset Controller pll_powerdown 输出 Pll_reflck0 Input N/A 参考时钟输入端口 0 有五个参考时钟输入端口 可用的参考时钟端口数取 决于 Number of PLL reference clocks 参数 tx_serial_clk Output N/A GX 通道的高速串行时钟输出端口 代表 x1 时钟网络 对于 Gen1x1,Gen2x1, 将此端口的输出连接到 native PHY IP 的 tx_serial_clk[5:0] 输入 对于 Gen1x2,x4, 使用 tx_bonding_clocks[5:0] 输出端口来连接到 Native PHY IP 对于 Gen2x2,x4, 使用 tx_bonding_clocks 输出端口来连接到 Native PHY IP pll_locked Output Asynchronous 高电平有效状态信号, 表明 PLL 是否被锁定 pll_pcie_clk Output N/A 这是 PIPE 接口所需的 hclk 对于 Gen1x1,x2,x4, 使用此端口对 PIPE 接口驱动 pipe_hclk_in 对于 Gen2x1,x2,x4, 使用此端口对 PIPE 接口驱动 pipe_hclk_in Pll_cal_busy Output Asynchronous 状态信号, 当 PLL 校准进行时, 它被置为高电平 Mcgb_rst Input Asynchronous 主 CGB 复位控制 如果此端口在 Transceiver PHY Reset Controller 中未被使能, 那么需要执行此信号与 Native PHY 的 tx_cal_busy 输出信号之间的逻辑 OR, 以在复位控制器 IP 上输入 tx_cal_busy tx_bonding_clocks[5:0]] Output N/A 可选的 6-bit 总线, 承载 Master CGB 的低速并行时钟输出 它用于通道 绑定, 代表 x6/xn 时钟网络 对于 Gen1x1, 此端口是禁止的 继续

124 2. 在 Cyclone 10 GX 收发器中实现协议 端口方向时钟域说明 对于 Gen1x2,x4, 将此端口的输出连接到 Native PHY 上的 tx_bonding_clocks 输入 对于 Gen2x1, 此端口是禁止的 对于 Gen2x2,x4, 将此端口的输出连接到 Native PHY 上的 tx_bonding_clocks 输入 pcie_sw[1:0] Input Asynchronous 用于 PCIe 协议实现的 2-bit 速率切换控制输入 对于 Gen1, 此端口是 N/A 对于 Gen 2x2,x4, 将 Native PHY 的 pipe_sw 输出连接到此端口 pcie_sw_done[1:0] Output Asynchronous 用于 PCIe 协议实现的 2-bit 速率切换状态输出 对于 Gen1, 此端口是 N/A 对于 Gen2x2,x4, 将 fpll 的 pcie_sw_done[1:0] 输出连接到 Native PHY 的 pipe_sw_done 输入 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 用于 PIPE 的 ATX PLL 端口 表 113. 用于 PIPE 的 ATX PLL 端口 本节包含此协议的建议设置 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数设置的完整范围 端口方向时钟域说明 Pll_powerdown Input 异步 置高时复位 PLL 需要连接到 Transceiver PHY Reset Controller pll_powerdown 输出 Pll_reflck0 Input N/A 参考时钟输入端口 0 有五个参考时钟输入端口 可用的参考时钟端口数取决于 Number of PLL reference clocks 参数 tx_serial_clk Output N/A GX 通道的高速串行时钟输出端口 代表 x1 时钟网络 对于 Gen1x1,Gen2x1, 将此端口的输出连接到 native PHY IP 的 tx_serial_clk 输入 对于 Gen1x2,x4, 使用 tx_bonding_clocks[5:0] 输出端口来连接到 Native PHY 对于 Gen2x2,x4, 使用 tx_bonding_clocks[5:0] 输出端口来连接到 Native PHY pll_locked Output 异步高电平有效状态信号, 表明 PLL 是否被锁定 pll_pcie_clk Output N/A 这是 PIPE 接口所需的 hclk 对于 Gen1x1,x2,x4, 使用此端口来驱动 PIPE 接口上的 pipe_hclk_in 对于 Gen2x1,x2,x4, 使用此端口来驱动 PIPE 接口上的 pipe_hclk_in Pll_cal_busy Output 异步 状态信号, 当进行 PLL 校准时, 此信号被置高 如果此端口在 Transceiver PHY Reset Controller 中未被使能, 那么需要执行此信号与 Native PHY 的 tx_cal_busy 输出信号之间的逻辑 OR, 以在复位控制器 IP 上输入 tx_cal_busy Mcgb_rst Input 异步主 CGB 复位控制 tx_bonding_clocks[5:0] Output N/A 可选的 6-bit 总线, 承载 Master CGB 的低速并行时钟输出 用于通道绑定, 代表 x6/xn 时钟网络 对于 Gen1x1, 此端口是禁止的 对于 Gen1x2,x4, 将此端口的输出连接到 Native PHY 上的 tx_bonding_clocks[5:0] 输入 继续

125 2. 在 Cyclone 10 GX 收发器中实现协议 端口方向时钟域说明 对于 Gen2x1, 此端口是禁止的 对于 Gen2x2,x4, 将此端口的输出连接到 Native PHY 上的 tx_bonding_clocks[5:0] 输入 pcie_sw[1:0] Input 异步用于 PCIe 协议实现的 2-bit 速率切换控制输入 对于 Gen1, 此端口是 N/A 对于 Gen 2x2,x4, 将 Native PH 的 pipe_sw[1:0] 输出连接到此端口 pcie_sw_done[1:0] Output 异步用于 PCIe 协议实现的 2-bit 速率切换状态输出 对于 Gen1, 此端口是 N/A 对于 Gen2x2,x4, 将 ATX PLL 的 pcie_sw_done[1:0] 输出连接到 Native PHY 的 pipe_sw_done 输入 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 如何对 PIPE 配置布局通道 不是 Fitter 或软件模型, 而是硬件指定所有布局限制 这些限制如下 : 绑定设计的通道必须是连续的 主 CGB 是访问 x6 线的唯一方法, 并且必须用于绑定设计中 本地 CGB 无法用于将时钟信号布线到从通道, 因为本地 CGB 没有访问 x6 线 关于 ATX PLL 布局限制, 请参考 PLL 和时钟网络章节中的 " 基于数据速率的 Transmit PLL 建议 " 相关链接 PLL 和时钟网络 ( 第 174 页 ) 绑定配置中的主通道 (Master Channel in Bonded Configurations) 对于 PCIe, 不管是 PMA 或是 PCS 都必须绑定 无需指定 PMA Master Channel, 因为硬件中含有单独的 Master CGB 不过, 必须通过 Native PHY 来指定 PCS Master Channel 可以任选其中一个数据通道 ( 绑定组中的一部分 ) 作为逻辑 PCS Master Channel 注意 : 表 114. 不管选择哪个通道作为 PCS Master,Fitter 将会选择收发器 bank 的物理 CH1 或 CH4 作为主通道 这是因为 Auto-Speed Negotiation (ASN) 模块和 Master CGB 连接性仅存在于收发器 bank 中这两个通道的硬件中 PIPE 配置的逻辑 PCS Master Channel PIPE 配置 逻辑 PCS Master Channel # ( 默认 ) x1 0 (23) x2 1 (23) x4 2 (23) 下图显示默认的配置 : (23) 确保 Logical PCS Master Channel 与指定收发器 bank 中的 Physical Channel 1 或 4 对齐 125

126 2. 在 Cyclone 10 GX 收发器中实现协议 图 64. x2 配置 CH5 CH4 CH3 CH2 CH1 CH0 Master CGB Master CGB fpll ATX PLL fpll ATX PLL Transceiver bank CH5 CH4 CH3 Master CGB fpll ATX PLL Transceiver bank 1 0 CH2 CH1 CH0 Master CH Data CH Master CGB fpll ATX PLL Logical Channel Physical Channel 注意 : 物理通道 0 与逻辑通道 0 对齐 逻辑 PCS Master Channel 1 指定为 Physical Channel 1 图 65. x4 配置 下图显示了放置 4 个绑定通道的另一种方式 在本例中, 逻辑 PCS Master Channel 2 必须指定为 Physical Channel 4 CH5 CH4 CH3 CH2 CH1 CH0 Master CGB Master CGB fpll ATX PLL fpll ATX PLL Transceiver bank CH5 CH4 CH3 Data CH Master CH Data CH Master CGB fpll ATX PLL Transceiver bank 0 CH2 CH1 CH0 Data CH Master CGB fpll ATX PLL Logical Channel Physical Channel 126

127 2. 在 Cyclone 10 GX 收发器中实现协议 图 66. x4 备用配置 下图显示了放置 4 个绑定通道的另一种方式 在本例中, 逻辑 PCS Master Channel 2 必须指定为物理通道 CH5 CH4 CH3 CH2 CH1 CH0 Data CH Master CH Data CH Master CGB Master CGB fpll ATX PLL fpll ATX PLL Transceiver bank 0 CH5 CH4 CH3 Data CH Master CGB fpll ATX PLL Transceiver bank CH2 CH1 CH0 Master CGB fpll ATX PLL Logical Channel Physical Channel 如上图所示,Fitter 选择物理 CH1 或 CH4 作为 PIPE 绑定配置的 PCS Master 2.8. CPRI 公共无线电接口 (CPRI) 是为无线网络无线电设备控制器 (REC) 而开发的一种高速串行接口, 对远程无线电设备 (RE) 的数据进行向上和向下传输 CPRI 协议定义了 REC 与 RE 之间的无线电基站的接口 物理层支持电接口 ( 例如, 传统无线电基站 ) 和光接口 ( 例如, 配备远程无线电头的无线电基站 ) CPRI 规范的范围仅限于链路接口, 这是一个点对点接口 该链路具备实现任意特定 REC 和 RE 网络拓扑的简单且可靠使用性所需的所有功能, 包括多端口 RE 的直接互连 127

128 2. 在 Cyclone 10 GX 收发器中实现协议 用于 CPRI 的收发器通道数据通路和时钟 图 67. 用于 CPRI 的收发器通道数据通路和时钟 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data Receiver PMA CDR Serializer Deserializer MHz 20 Parallel Clock (Recovered) MHz Parallel Clock (From Clock Divider) tx_clkout tx_pma_div_clkout Word Aligner TX Bit Slip rx_clkout tx_clkout PRBS Verifier PRBS Generator Rate Match FIFO 8B/10B Encoder 8B/10B Decoder /2, /4 /2, /4 Byte Serializer rx_pma_div_clkout Byte Deserializer TX FIFO Receiver Standard PCS RX FIFO MHz MHz tx_coreclkin tx_clkout rx_coreclkin rx_clkout or tx_clkout Parallel Clock Serial Clock Parallel and Serial Clock Clock Generation Block (CGB) Clock Divider Parallel and Serial Clock Serial Clock ATX PLL CMU PLL fpll 表 115. 串行数据速率 (Mbps) 所支持的串行数据速率的通道宽度选项通道宽度 (FPGA-PCS 架构 ) 8/10 Bit Width 16/20 Bit Width 8-Bit 16-Bit 16-Bit 32-Bit (24) Yes Yes N/A N/A Yes Yes Yes Yes Yes Yes Yes Yes 3072 Yes Yes Yes Yes N/A N/A Yes Yes 6144 N/A N/A Yes Yes CPRI 的 TX PLL 选择 选择一个适合您所需数据速率的发送器 PLL (24) 需要过采样 (over-sampling) 来实现 614.4Mbps 128

129 2. 在 Cyclone 10 GX 收发器中实现协议 表 116. TX PLL 支持的数据速率 ATX 和 fpll 支持时钟绑定特性 TX PLLs 支持的数据速率 (Mbps) ATX 614.4, , , 3072, , 6144 fpll 614.4, , , 3072, , 6144 CMU 614.4, , , 3072, , 6144 注意 : 使用 CMU PLL 的通道无法绑定 提供时钟的 CMU PLL 只能驱动其所在收发器 bank 中的通道 过采样 (over-sampling) 需要能够实现 Mbps 自动协商 (Auto-Negotiation) 当需要自动协商时, 通道在最高支持频率上进行初始化并且在没有实现帧同步的情况下连续地降低数据速率 如果设计需要自动协商, 那么选择基准数据速率以最小化要求生成用于数据传输所需的时钟的 PLL 数量 通过选择一个相应的基本数据速率, 您可以通过更改本地时钟生成模块 (CGB) 分频器来更改数据速率 如果无法使用单一基本数据速率, 则可以使用其他 PLL 来生成所需的数据速率 表 117. 建议的基本数据速率和可用数据速率的时钟生成模块 数据速率 (Mbps) 基本数据速率 (Mbps) 本地 CGB 分频器 (Local CGB Divider) CPRI 的支持特性 CPRI 协议对通过实现这些协议的链路所允许的延迟变化量提出了严格的要求 CPRI (Auto) 和 CPRI (Manual) 收发器配置规则均可用于 CPRI 设计 两种模式使用相同的功能模块, 但字对齐器的配置模式在自动和手动模式之间是不同的 在 CPRI (Auto) 模式下, 字对齐器在确定性模式下工作 在 CPRI (Manual) 模式下, 字对齐器在手动模式下工作 为了避免时分复用系统中的传输干扰, 蜂窝网络中的每个无线电都需要通过最小延迟不确定性进行精确延迟估计 为了提高频谱效率和带宽, 需要更低的延迟不确定性 Cyclone 10 GX 器件具有最小化 REC 和 RE 的延迟不确定性的功能 CPRI 确定性延迟模式下的字对齐器 字对齐器中的确定性延迟状态机减少了字对齐处理的延迟变化 它通过在解串器中滑过一个串行时钟周期 (1UI) 的一半来自动同步和对齐字边界 字对齐器的输入数据对齐字对齐码型 (K28.5) 的边界 129

130 2. 在 Cyclone 10 GX 收发器中实现协议 图 68. 字对齐器中的确定性延迟状态机 Clock-Slip Control Parallel Clock From RX CDR Deserializer Deterministic Latency Synchronization State Machine To 8B/10B Decoder 当使用确定性延迟状态机模式时, 复位流程完成后置位 rx_std_wa_patternalign 以启动码型对齐 除了一种情况外, 在所有情况下都是边沿触发信号 : 当字对齐器处于手动模式下, 并且 PMA 宽度是 10, 在这种情况下,rx_std_wa_patternalign 是电平敏感的 图 69. 确定性模式下的字对齐器波形 rx_clkout rx_std_wa_patternalign rx_parallel_data f1e4b6e4 rx_errdetect 1101 rx_disperr 1101 rx_patterndetect 0000 rx_syncstatus 0000 b9dbf1db 915d061d e13f913f 7a4ae24a bbae9b10 bcbcbcbc 95cd3c50 91c295cd 相关链接 字对齐器 ( 第 268 页 ) 发送器和接收器延迟 链路同步功能的延迟变化 ( 在字对齐器模块中 ) 是由 rx_bitslipboundaryselectout 端口决定的 此外, 您可以使用 tx_bitslipboundaryselect 端口来修复远程无线电头中端口实现的往返收发器延迟, 以补偿字对齐器块中的延迟变化 tx_bitslipboundaryselect 端口可用于控制发送器串行数据流中要滑移的比特数 您可以选择使用 tx_bitslipboundaryselect 端口将往返延迟四舍五入到整数个周期 使用字节解串器时,FPGA 架构中需要额外的逻辑来确定是否在字的低字节或高字节中接收到逗号字节 (comma byte) 延迟取决于逗号字节出现的字 注意 : 延迟数量是待定器件特征 CPRI 的手动模式下的字对齐器 在 CPRI (Manual) 中配置字对齐器时, 字对齐器会对特定对齐字符解析输入数据流 rx_digitalreset 置低后, 置位 rx_std_wa_patternalign 会触发字对齐器查找已接收数据流中的预定义字对齐码型或其补码 值得注意的是,Manual 模式下的字对齐器的行为会根据 PCS-PMA 接口宽度的不同而以不同的方式运行 130

131 2. 在 Cyclone 10 GX 收发器中实现协议 表 118. 手动模式下的字对齐器信号状态行为 PCS-PMA 接口宽度 rx_std_wa_patternalign 行为 rx_syncstatus 行为 rx_patterndetect 行为 10 电平敏感 一个并行时钟周期 ( 检测到三个控制 码型时 ) 20 边沿敏感 保持置位, 直到 rx_std_wa_patternalign 的 下一个上升沿 一个并行时钟周期 一个并行时钟周期 PCS-PMA Width = 10 当 PCS-PMA 接口宽度为 10 时, 如果 rx_std_wa_patternalign 保持置位, 那么在一个不同字边界中的初始字对齐之后找到的 3 个连续字对齐码型会导致字对齐器重新同步到这一新的字边界 ;rx_std_wa_patternalign 是电平敏感的 如果置低 rx_std_wa_patternalign, 那么字对齐器即使在新的字边界中找到对齐码型时也会保持当前的字边界 当字对齐器与新的字边界同步时, rx_patterndetect 和 rx_syncstatus 被置位一个并行时钟周期 PCS-PMA Width =20 当 PMA-PCS 宽度为 20 时, 在一个不同字边界中初始对齐之后找到的任何对齐码型都会导致字对齐器在 rx_std_wa_patternalign 的上升沿重新同步到这个新的字边界 ; rx_std_wa_patternalign 是边沿敏感的 字对齐器将保持当前字边界, 直到 rx_std_wa_patternalign 的下一个上升沿 当字对齐器与新的字边界同步时, rx_patterndetect 将置位一个并行时钟周期, 并且 rx_syncstatus 将保持置位, 直到 rx_std_wa_patternalign 的下一个上升沿 图 70. 手动对齐模式下的字对齐器波形 rx_clkout rx_std_wa_patternalign rx_parallel_data 0... f1e4b6e4 b9dbf1db 915d061d e13f913f 7a4ae24a bcbc7b78 bcbcbcbc 95cd3c50 91c295cd ded691c2 rx_patterndetect rx_syncstatus 相关链接 字对齐器 ( 第 268 页 ) 如何在 Cyclone 10 GX 收发器中实现 CPRI 在实现 CPRI 协议之前, 您应该首先熟悉 Standard PCS 和 PMA 体系结构 PLL 体系结构和复位控制器 1. 例化 IP Catalog 中的 Cyclone 10 Transceiver Native PHY IP 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 获得详细信息 2. 根据要实现的协议, 从 Datapath Options 下的 Transceiver configuration rules 列表中的选择 CPRI (Auto) 或者 CPRI (Manual) 3. 使用 CPRI 的 Native PHY IP 参数设置 ( 第 133 页 ) 中表格里的参数值作为起点 或者, 也可以使用 Preset Configuration Options 中所述的协议预置 (protocol presets) 接下来, 通过修改设置来满足您特定的要求 4. 单击 Generate 生成 Native PHY IP ( 这是您的 RTL 文件 ) 131

132 2. 在 Cyclone 10 GX 收发器中实现协议 图 71. CPRI 的 Native PHY IP 的信号和端口 tx_cal_busy rx_cal_busy NIOS Hard Calibration IP Cyclone 10 Transceiver Native PHY Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm tx_serial_data TX PMA Serializer 10/20 TX Standard PCS tx_datak tx_parallel_data tx_coreclkin tx_clkout unused_tx_parallel_data[118:0] tx_digital_reset tx_datak[1:0] tx_parallel_data[15:0] tx_coreclkin tx_clkout tx_serial_clk0 (from TX PLL) rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref Local Clock Generation Block RX PMA Deserializer CDR 10/20 RX Standard PCS rx_datak rx_parallel_data rx_clkout rx_coreclkin rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus rx_std_wa_patternalign unused_rx_parallel_data[118:0] tx_analog_reset rx_analog_reset rx_digital_reset rx_datak[1:0] rx_parallel_data[15:0] rx_clkout rx_coreclkin rx_errdetect[1:0] rx_disperr[1:0] rx_runningdisp[1:0] rx_patterndetect[1:0] rx_syncstatus[1:0] rx_std_wa_patternalign unused_rx_parallel_data[118:0] 5. 例化并配置您的 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的复位控制器, 或者使用 Native PHY Reset Controller IP 7. 将 Native PHY IP 连接到 PLL IP core 和复位控制器 使用下表中的信息来连接这些端口 132

133 2. 在 Cyclone 10 GX 收发器中实现协议 图 72. CPRI PHY 设计的连接指南 clk reset pll_sel Reset Controller tx_ready rx_ready pll_refclk PLL IP Core pll_locked pll_cal_busy tx_cal_busy rx_is_lockedtodata rx_cal_busy tx_analogreset tx_digitalreset rx_analogreset rx_digitalreset tx_serialclk0 rx_cdr_refclk Data Generator Data Verifier tx_clkout tx_parallel_data rx_clkout rx_parallel_data Cyclone 10 GX Transceiver Native PHY tx_serial_data rx_serial_data 8. 仿真您的设计以验证其功能性 CPRI 的 Native PHY IP 参数设置 表 119. 常规选项和数据通道选项 Parameter Editor for the Native PHY IP 的前两个部分提供了用于自定义收发器的一列常规选项和数据通道选项 参数 Message level for rule violations Transceiver configuration rules PMA configuration rules Transceiver mode 值 error warning CPRI (Auto) CPRI (Manual) basic TX/RX Duplex Number of data channels 1-12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface Mbps Mbps 3072 Mbps Mbps 6144 Mbps Off On 133

134 2. 在 Cyclone 10 GX 收发器中实现协议 表 120. TX PMA 参数 参数 值 TX channel bonding mode Not Bonded / PMA Bonding Only / PMA and PCS Bonding TX local clock division factor 1 Number of TX PLL clock inputs per channel 1 Initial TX PLL clock input selection 0 Enable tx_pma_clkout port Enable tx_pma_div_clkout port Off On tx_pma_div_clkout division factor 2 Enable tx_pma_elecidle port Enable rx_seriallpbken port Off Off 表 121. RX PMA 参数 参数 值 Number of CDR reference clocks 1 Selected CDR reference clock 0 Selected CDR reference clock frequency 选择 Quartus Prime 软件定义的合法范围 PPM detector threshold 1000 CTLE adaptation mode Enable rx_pma_clkout port Enable rx_pma_div_clkout port manual Off On rx_pma_div_clkout division factor 2 Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_locktodata and rx_set_locktoref ports Enable rx_seriallpbken port Enable PRBS verifier control and status ports Off On On Off Off Off 表 122. 标准 PCS 参数 参数 值 Standard PCS / PMA interface width 20 FPGA fabric / Standard TX PCS interface width 32 FPGA fabric / Standard RX PCS interface width 32 Enable 'Standard PCS' low latency mode TX FIFO mode RX FIFO mode Off register_fifo register_fifo 继续

135 2. 在 Cyclone 10 GX 收发器中实现协议 参数 值 Enable tx_std_pcfifo_full port Enable tx_std_pcfifo_empty port Enable rx_std_pcfifo_full port Enable rx_std_pcfifo_empty port TX byte serializer mode RX byte deserializer mode Enable TX 8B/10B encoder Enable TX 8B/10B disparity control Enable RX 8B/10B decoder RX rate match FIFO mode RX rate match insert / delete -ve pattern (hex) RX rate match insert / delete +ve pattern (hex) Enable rx_std_rmfifo_full port Enable rx_std_rmfifo_empty port Enable TX bit slip Enable tx_std_bitslipboundarysel port RX word aligner mode Off Off Off Off Serialize x2 Deserialize x2 On Off On Disabled 0x x Off Off Off (CPRI Auto configuration) On (CPRI Manual configuration) Off (CPRI Auto configuration) On (CPRI Manual configuration) deterministic latency (CPRI Auto configuration) manual (FPGA fabric controlled) (CPRI Manual configuration) RX word aligner pattern length 10 RX word aligner pattern (hex) 0x c Number of word alignment patterns to achieve sync 3 (25) Number of invalid data words to lose sync 3 (25) Number of valid data words to decrement error count 3 (25) Enable fast sync status reporting for deterministic latency SM Enable rx_std_wa_patternalign port Enable rx_std_wa_a1a2size port Enable rx_std_bitslipboundarysel port Enable rx_bitslip port All options under Bit Reversal and Polarity Inversion All options under PCIe Ports Off Off (CPRI Auto configuration) On (CPRI Manual configuration) Off (CPRI Auto configuration) On (CPRI Manual configuration) Off Off (25) 当收发器 PHY 处于 CPRI 模式时, 这些值未被使用 135

136 2. 在 Cyclone 10 GX 收发器中实现协议 表 123. 动态重配置 参数 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint Enable embedded debug Enable capability registers 值 Off Off Off Off Off Set user-defined IP identifier 0 Enable control and status registers Enable prbs soft accumulators Configuration file prefix Generate SystemVerilog package file Generate C header file Generate MIF (Memory Initialization File) Off Off altera_xcvr_native_c10 Off Off Off 表 124. 生成选项 参数 Generate parameter documentation file 值 On 2.9. 其他协议 使用 "Basic (Enhanced PCS)" 配置 您可以使用 Cyclone 10 GX 收发器对 Enhanced PCS 进行配置以支持其他 10G 或 10G 类协议 Basic (Enhanced PCS) 收发器配置规则允许通过收发器接口, 参数和端口对 Enhanced PCS 进行完全用户控制的访问 您可以使用 Native PHY IP Basic (Enhanced PCS) 收发器配置规则针对 Basic 功能对收发器进行配置 注意 : 此配置支持相位补偿和寄存器模式下的 FIFO 您可以为特定应用实现所有其他所需逻辑, 例如 : 在 soft IP 中,FPGA 架构中的标准或专有协议多通道对齐 136

137 2. 在 Cyclone 10 GX 收发器中实现协议 图 73. 基本 ( 增强型 PCS) 配置的收发器通道数据通路和时钟 Transmitter PMA Transmitter Enhanced PCS FPGA Fabric ( Gbps) tx_serial_data Serializer 32 TX Gearbox 32 Interlaken Disparity Generator Scrambler (3) 64B/66B Encoder and TX SM Interlaken CRC32 Generator Interlaken Frame Generator Enhanced PCS TX FIFO 32-bit data PRBS Generator PRP Generator Parallel Clock ( MHz) tx_clkout MHz tx_coreclkin Receiver PMA Receiver Enhanced PCS tx_pma_div_clkout rx_pma_div_clkout rx_serial_data CDR Deserializer RX Gearbox Block Synchronizer (1) Interlaken Disparity Checker Descrambler (3) Interlaken Frame Sync 64B/66B Decoder and RX SM Interlaken CRC32 Checker Enhanced PCS RX FIFO 32-bit data PRBS Verifier PRP Verifier MHz rx_coreclkin Parallel Clock ( MHz) 10GBASE-R BER Checker rx_clkout Clock Generation Block (CGB) Clock Divider ( MHz) = Data rate/2 (2) ATX PLL fpll CMU PLL Parallel Clock Serial Clock Parallel and Serial Clocks 注释 : 1. 可以根据所选的 gearbox ratio 进行使能或禁用 2. 取决于所选的时钟分频因子的值 3. 要使用 Scrambler 和 Descrambler, 则必须使用 66:32, 66:40 或 66:64 gear ratio, 并且必须使能 Block Synchronizer Parallel and Serial Clocks Serial Clock Input Reference Clock 137

138 2. 在 Cyclone 10 GX 收发器中实现协议 如何在 Cyclone 10 GX 收发器中实现基本 ( 增强型 PCS) 收发器配置规则 (Basic (Enhanced PCS) Transceiver Configuration Rules) 在实现 Basic (Enhanced PCS) Transceiver Configuration Rule 之前, 您应该首先熟悉 Basic (Enhanced PCS) 和 PMA 体系结构 PLL 体系结构和复位控制器 1. 打开 IP Catalog 并选择 Cyclone 10 GX Transceiver Native PHY IP 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 获得详细信息 2. 从 Datapath Options 下面的 Transceiver configuration rules 列表中选择 Basic (Enhanced PCS) 3. 使用 Transceiver Native PHY IP Parameters for Basic (Enhanced PCS) Transceiver Configuration Rules 中表格里的参数值作为起点 或者, 也可以使用 Transceiver Native PHY Presets 中所述的协议预置 (protocol presets) 接下来, 通过修改设置来满足您特定的要求 4. 单击 Finish 生成 Native PHY IP ( 这是您的 RTL 文件 ) 图 74. 基本 ( 增强型 PCS) 配置的 Native PHY IP 的信号和端口 tx_cal_busy rx_cal_busy NIOS Hard Calibration IP Reconfiguration Registers reconfig_reset reconfig_clk reconfig_avmm tx_serial_data TX PMA Serializer TX Enhanced PCS tx_digital_reset tx_control[17:0] tx_parallel_data[127:0] tx_coreclkin tx_clkout tx_enh_data_valid tx_digital_reset tx_control[17:0] tx_parallel_data[127:0] tx_coreclkin tx_clkout tx_enh_data_valid tx_serial_clk0 (from TX PLL) Clock Generation Block tx_analog_reset rx_analog_reset RX PMA RX Enhanced PCS rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref Deserializer CDR rx_digital_reset rx_clkout rx_coreclkin rx_parallel_data[127:0] rx_control[19:0] rx_digital_reset rx_clkout rx_coreclkin rx_parallel_data[127:0] rx_control[19:0] rx_cdr_refclk0 5. 配置和例化 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的复位控制器或使用 Transceiver PHY Reset Controller 7. 将 Native PHY IP core 连接到 PLL IP core 和复位控制器 138

139 2. 在 Cyclone 10 GX 收发器中实现协议 图 75. Basic (Enhanced PCS) 收发器设计的连接指南 PLL IP Core Reset Controller Design Testbench 32-bit data (32:32 gearbox ratio) Cyclone 10 Transceiver Native PHY 8. 仿真您的设计以验证其功能性 Basic (Enhanced PCS) 的 Native PHY IP 参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 表 125. 常规参数和数据通道参数 Transceiver Native PHY 的参数编辑器 的前两个部分提供了用于自定义收发器的一列常规选项和数据通道选项 参数 范围 Message level for rule violations Transceiver configuration rules PMA configuration rules Transceiver mode error, warning Basic (Enhanced PCS) Basic, GPON TX / RX Duplex, TX Simplex, RX Simplex Number of data channels 1 到 12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface GX 收发器通道 :1 Gbps 到 12.5 Gbps 表 126. TX PMA 参数 TX channel bonding mode 参数 范围 Not bonded, PMA only bonding, PMA and PCS bonding PCS TX channel bonding master Auto, 0 到 n-1, n ( 其中 n = 数据通道的数量 ) Actual PCS TX channel bonding master n-1 ( 其中 n = 数据通道的数量 ) TX local clock division factor 1, 2, 4, 8 Number of TX PLL clock inputs per channel 1, 2, 3, 4 Initial TX PLL clock input selection 0 Enable tx_pma_clkout port Enable tx_pma_div_clkout port 继续

140 2. 在 Cyclone 10 GX 收发器中实现协议 参数 范围 tx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 Enable tx_pma_elecidle port Enable rx_serialpbken port 表 127. RX PMA 参数 参数 范围 Number of CDR reference clocks 1 到 5 Selected CDR reference clock 0 到 4 Selected CDR reference clock frequency 对于 Basic (Enhanced PCS): 取决于数据速率参数 PPM detector threshold 100, 300, 500, 1000 CTLE adaptation mode Enable rx_pma_clkout port Enable rx_pma_div_clkout port manual rx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_locktodata and rx_set_locktoref ports Enable rx_serialpbken port Enable PRBS verifier control and status ports 表 128. Enhanced PCS 参数 参数 范围 Enhanced PCS/PMA interface width 32, 40, 64 FPGA fabric/enhanced PCS interface width 32, 40, 50, 64, 66, 67 Enable Enhanced PCS low latency mode Enable RX/TX FIFO double width mode TX FIFO mode Phase compensation, Register, Interlaken, Basic, Fast register 注意 : 仅 Basic Enhanced 是有效的 TX FIFO partially full threshold 10, 11, 12, 13, 14, 15 TX FIFO partially empty threshold 1, 2, 3, 4, 5 Enable tx_enh_fifo_full port Enable tx_enh_fifo_pfull port Enable tx_enh_fifo_empty port Enable tx_enh_fifo_pempty port RX FIFO mode Phase Compensation, Register, Basic 继续

141 2. 在 Cyclone 10 GX 收发器中实现协议 参数 范围 RX FIFO partially full threshold 0 到 31 RX FIFO partially empty threshold 0 到 31 Enable RX FIFO alignment word deletion (Interlaken) Enable RX FIFO control word deletion (Interlaken) Enable rx_enh_data_valid port Enable rx_enh_fifo_full port Enable rx_enh_fifo_pfull port Enable rx_enh_fifo_empty port Enable rx_enh_fifo_pempty port Enable rx_enh_fifo_del port (10GBASE-R) Enable rx_enh_fifo_insert port (10GBASE-R) Enable rx_enh_fifo_rd_en port Enable rx_enh_fifo_align_val port (Interlaken) Enable rx_enh_fifo_align_cir port (Interlaken) Enable TX 64b/66b encoder Enable RX 64b/66b decoder Enable TX sync header error insertion Enable RX block synchronizer Enable rx_enh_blk_lock port Enable TX data bitslip Enable TX data polarity inversion Enable RX data bitslip Enable RX data polarity inversion Enable tx_enh_bitslip port Enable rx_bitslip port Enable tx_enh_frame port Enable rx_enh_frame port Enable rx_enh_frame_dian_status port 表 129. 动态重配置参数 参数 范围 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint Enable embedded debug Enable capability registers 继续

142 2. 在 Cyclone 10 GX 收发器中实现协议 参数 范围 Set user-defined IP identifier Enable control and status registers Enable prbs soft accumulators Configuration file prefix Generate SystemVerilog package file Generate C header file number text string 表 130. 生成选项参数 参数 范围 Generate parameter documentation file 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 如何在 Basic Enhanced PCS 中使能低延迟 在 Parameter Editor 中, 使用以下设置使能低延迟 : 1. 选择 Enable 'Enhanced PCS' low latency mode 选项 2. 选择以下其中一个 gear ratio: 单宽度模式 :32:32,40:40,64:64,66:40,66:64 或者 64:32 双宽度模式 :40:40,64:64 或者 66:64 3. 在 TX and RX FIFO mode 列表中选择 Phase_compensation 4. 如果需要 Scrambler 和 Descrambler 特性, 那么使能 Block Synchronize, 并使用 66:32,66:40 或者 66:64 gear ratio 增强的 PCS FIFO 操作 相位补偿模式 (Phase Compensation Mode) 相位补偿模式确保了内核时钟和并行时钟域之间的正确数据传输 TX Core 或 RX Core FIFO 的读写端必须被相同的时钟频率驱动 在此模式下,TX 或 RX FIFO 的深度是恒定的 因此, 可以忽略 TX Core 或 RX Core FIFO 标志状态 您可以将 tx_fifo_wr_en 或 rx_data_valid 连接到 1 基本模式 (Basic Model) 基本模式使您能够通过不同的时钟频率驱动 FIFO 的读写端 tx_coreclkin 或 rx_coreclkin 的最小频率必须是通道数据速率除以 66 tx_coreclkin 或 rx_coreclkin 的频率范围是从 (data rate/32) 到 (data rate/66) 为获得最佳结果,Intel 建议 tx_coreclkin 或 rx_coreclkin 设置成 (data rate/32) 通过监控 FIFO 标志来控制读写操作 142

143 2. 在 Cyclone 10 GX 收发器中实现协议 对于 TX FIFO, 通过 tx_fifo_pfull 信号变低来置位 tx_enh_data_valid, 可通过下面实例约束 (example assignment) 来实现 : assign tx_enh_data_valid = ~tx_fifo_pfull; 图 76. TX FIFO 基本模式操作 tx_clkout (read side) tx_coreclk (write side) tx_parallel_data[63:0] 64 d0 64 d1 64 d2 64 d3 64 d4 64 d5 64 d6 64 d7 64 d8 64 d9 64 ha tx_digitalreset tx_enh_datavalid tx_fifo_pempty tx_fifo_full tx_fifo_pfull 对于 TX FIFO, 通过 rx_fifo_pempty 信号变低来置位 rx_enh_read_en, 可通过下面实例约束 (example assignment) 来实现 : assign rx_enh_read_en = ~rx_fifo_pempty; 图 77. RX FIFO 基本模式操作 rx_clkout (write side) rx_coreclkin (read side) rx_parallel_data[63:0] 64 d0 64 d1 64 d2 64 d3 64 d4 64 d5 64 d6 64 d7 64 d8 64 d9 64 ha rx_digitalreset rx_enh_read_en rx_fifo_pfull rx_fifo_empty rx_fifo_pempty 如果使用均匀的传动比 (even gear ratios), 那么 rx_enh_data_valid 信号始终为高电平 对于不均匀的传动比 (uneven gear ratios),rx_enh_data_valid 会翻转 当 rx_enh_data_valid 为高电平时,RX 并行数据是有效的 当 rx_enh_datavalid 信号为低电平时, 放弃无效的 RX 并行数据 寄存器和快速寄存器模式 此 FIFO 模式用于需要确定性延迟的协议 可将 tx_fifo_wr_en 连接到 TX 数据比特滑移 (TX Data Bitslip) TX gearbox 中的比特滑移 (bit slip) 功能使您能够在收发器比特在发送至串行器之前对它们进行滑移 TX 比特滑移总线上指定的值表示比特滑移的数量 最小滑移是一个 UI 滑移的最大比特数等于 FPGA 架构到收发器接口宽度减 1 例如, 如果 FPGA 架构到收发器接口宽度为 64 比特, 那么比特滑移逻辑最多可以滑移 63 比特 每个通道有 6 个比特用来确定要滑移的比特数 TX 比特滑移总线 143

144 2. 在 Cyclone 10 GX 收发器中实现协议 是一个电平敏感端口, 因此 TX 比特滑移端口约束对 TX 串行数据进行静态地比特滑移 每个 TX 通道具有各自的 TX 比特滑移约束 (TX bit slip assignment), 并且比特滑移量与其他 TX 通道相关 通过对 TX 比特滑移端口分配适当的值可以改进通道间偏斜 下图显示了滑移 tx_serial_data [0] 一个 UI 滑动以减少 tx_serial_data [1] 偏移的效果 比特滑移后, tx_serial_data [0] 和 tx_serial_data [1] 对齐 图 78. TX 比特滑移 (TX Bit Slip) tx_serial_clock 1 UI tx_enh_bitslip[0] tx_serial_data[0] (Before) tx_enh_bitslip[0] tx_serial_data[0] (After) tx_serial_data[1] TX 数据极性反转 如果在电路板布局期间错误地交换了串行差分链路的正负信号, 那么要使用 TX 数据极性反转功能对此串行差分链路的正负信号进行互换 要使能 TX 数据极性反转, 请选择 Platform Designer 的 Gearbox 部分中的 Enable TX data polarity inversion 选项, 也可以通过动态重配置进行动态控制 RX 数据比特滑移 (RX Data Bitslip) RX gearbox 中的 RX 数据比特滑移 (RX data bit slip) 使您能够对恢复的数据进行滑移 rx_bitslip 端口上的一个异步有效高沿 (asynchronous active high edge) 将改变字边界, 一次滑移 rx_parallel_data 一个比特 使用 rx_bitslip 端口及其字对齐逻辑 将 rx_bitslip 信号置位至少两个并行时钟周期以允许同步 您可以通过监视 rx_parallel_data 来验证字对齐 使用 RX 数据比特滑移功能是可选的 图 79. RX 比特滑移 (RX Bit Slip) rx_clkout rx_bitslip rx_parallel_data[63:0] 64 d0 64 d RX 数据极性反转 如果在电路板布局期间错误地交换了串行差分链路的正负信号, 那么要使用 RX 数据极性反转功能对此串行差分链路的正负信号进行互换 要使能 RX 数据极性反转, 请选择 Platform Designer 的 Gearbox 部分中的 Enable RX data polarity inversion 选项, 也可以通过动态重配置进行动态控制 144

145 2. 在 Cyclone 10 GX 收发器中实现协议 Using the Basic/Custom, Basic/Custom with Rate Match Configurations of Standard PCS 使用下面的收发器配置规则之一实现 SONET/SDH SDI/HD 和 SATA 等协议或实现您自己的自定义协议 : 基本协议 低延时使能的基本协议 带速率匹配的基本协议 图 80. 基本协议和带有速率匹配配置的基本协议的收发器通道数据路径和时钟下图中的时钟计算以数据速率为 1250 Mbps,PMA 宽度为 10 比特为例 Transmitter PMA Transmitter Standard PCS FPGA Fabric 625 MHz (2) tx_serial_data rx_serial_data Serializer Receiver PMA Deserializer CDR MHz (1) 10 Parallel Clock (Recovered) 125 MHz (1) Parallel Clock (From Clock Divider) tx_clkout tx_pma_div_clkout Word Aligner rx_clkout tx_clkout TX Bit Slip PRBS Verifier PRBS Generator Rate Match FIFO (3) 8B/10B Encoder 8B/10B Decoder /2 /2 Byte Serializer rx_pma_div_clkout Byte Deserializer TX FIFO Receiver Standard PCS RX FIFO tx_coreclkin 62.5 MHz (1) tx_clkout MHz (1) rx_coreclkin rx_clkout or tx_clkout Parallel Clock Serial Clock Parallel and Serial Clock Clock Generation Block (CGB) Clock Divider Parallel and Serial Clock Serial Clock ATX PLL CMU PLL fpll Notes: 1. The parallel clock (tx_clkout or rx_clkout) is calculated as data rate/pcs-pma interface width =1250/10 = 125 MHz. When the Byte Serializer is set to Serialize x2 mode, tx_clkout and rx_clkout become 1250/20 = 62.5 MHz. 2. The serial clock is calculated as data rate/2. The PMA runs on a dual data rate clock. 3. This block is only enabled when using the Basic with Rate Match transceiver configuration rule. 在低延迟模式中, 发送器和接收器 FIFO 始终处于使能状态 根据目标数据速率, 您可以选择性地旁路字节串化器和解串器模块 145

146 2. 在 Cyclone 10 GX 收发器中实现协议 图 81. 低延时使能的基本配置的收发器通道数据路径和时钟 下图中的时钟计算以数据速率为 1250 Mbps,PMA 宽度为 10 比特为例 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data 625 MHz (2) Serializer Receiver PMA Deserializer CDR Word Aligner TX Bit Slip PRBS Generator Rate Match FIFO 8B/10B Encoder MHz (1) 10 Parallel Clock (Recovered) 125 MHz (1) Parallel Clock (From Clock Divider) tx_clkout tx_pma_div_clkout rx_clkout tx_clkout PRBS Verifier 8B/10B Decoder /2 /2 Byte Serializer rx_pma_div_clkout Byte Deserializer TX FIFO Receiver Standard PCS RX FIFO 16 tx_coreclkin 62.5 MHz (1) tx_clkout 62.5 MHz (1) rx_coreclkin rx_clkout or tx_clkout Parallel Clock Serial Clock Parallel and Serial Clock Clock Generation Block (CGB) Clock Divider Parallel and Serial Clock Serial Clock ATX PLL CMU PLL fpll Notes: 1. The parallel clock (tx_clkout or rx_clkout) is calculated as data rate/pcs-pma interface width = 1250/10 = 125 MHz. When the Byte Serializer is set to Serialize x2 mode, tx_clkout and rx_clkout become 1250/20 = 62.5 MHz. 2. The serial clock is calculated as data rate/2. The PMA runs on a dual data rate clock. 在低延迟模式中, 发送器和接收器 FIFO 始终处于使能状态 根据目标数据速率, 您可以选择性地旁路字节串化器和解串器模块 相关链接 Cyclone 10 GX 标准型 PCS 体系结构 ( 第 263 页 ) 字对齐器手动模式 (Word Aligner Manual Mode) 要使用此模式 : 1. 将 RX word aligner mode 设置成 Manual (FPGA Fabric controlled) 2. 根据 PCS-PMA 接口宽度设置 RX word aligner pattern length 选项 3. 在 RX word aligner pattern (hex) 字段输入一个十六进制值 此模式添加 rx_patterndetect 和 rx_syncstatus 您可以选择 Enable rx_std_wa_patternalign port 选项以使能 rx_std_wa_patternalign rx_std_wa_patternalign 上的一个 active high 会重新对齐字对齐器一次 注意 : 当存在码型匹配时,rx_patterndetect 就会被置位 字对齐器实现同步后, rx_syncstatus 被置位 rx_std_wa_patternalign 被置位以重新对齐和重新同步 如果设计中有多个通道, 那么 rx_patterndetect,rx_syncstatus 和 rx_std_wa_patternalign 会变成总线, 其中每个比特对应一个通道 146

147 2. 在 Cyclone 10 GX 收发器中实现协议 通过监控 rx_parallel_data 可以验证此功能 下面的时序图演示了如何使用端口并显示了各种控制和状态信号之间的关系 在顶部波形中, rx_parallel_data 最初未被对齐 在置位 rx_std_wa_patternalign 信号后, 它变为对齐的 底部波形显示了当 rx_parallel_data 已经对齐时的 rx_syncstatus 信号的行为 图 82. 当 PCS-PMA 接口宽度为 8 比特时的手动模式 tx_parallel_data = 8'hBC,word aligner pattern = 8'hBC rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus bc 00 bc rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect bc bc rx_syncstatus 在手动对齐模式下, 通过 rx_std_wa_patternalign 输入信号或者 rx_enapatternalign 寄存器对字对齐操作进行手动控制 字对齐操作对 rx_enapatternalign 是电平敏感的 只要字对齐器重新对齐到新的字边界, 字对齐器就会置位 rx_syncstatus 信号一个并行时钟周期 图 83. 当 PCS-PMA 接口宽度为 10 比特时的手动模式 tx_parallel_data = 10'h3BC,word aligner pattern = 10'h3BC rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus 3bc 000 3bc rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus 3bc 3bc 147

148 2. 在 Cyclone 10 GX 收发器中实现协议 图 84. 当 PCS-PMA 接口宽度为 16 比特时的手动模式 tx_parallel_data = 16'hF3BC,word aligner pattern = 16'hF3BC rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus f3bc f3bc rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus f3bc f3bc 图 85. 当 PCS-PMA 接口宽度为 20 比特时的手动模式 tx_parallel_data = 20'hFC3BC,word aligner pattern = 20'hFC3BC rx_std_wa_patternalign tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus fc3bc fc3bc rx_std_wa_patternalign tx_parallel_data fc3bc rx_parallel_data fc3bc rx_patterndetect 01 rx_syncstatus 字对齐器同步状态机模式 要使用此模式 : 选择 Enable TX 8B/10B encoder 选项 选择 Enable RX 8B/10B decoder 选项 8B/10B 编码器和解码器增添以下附加端口 : tx_datak rx_datak rx_errdetect rx_disperr rx_runningdisp 1. 将 RX word aligner mode 设置成 synchronous state machine 2. 根据 PCS-PMA 接口宽度设置 RX word aligner pattern length 选项 3. 在 RX word aligner pattern (hex) 字段输入一个十六进制值 RX 字对齐器码型是数据码型的 8B/10B 编码版本 您还可以指定实现同步的字对齐码型的数量, 失去同步的无效数据字的数量, 以及减少错误数量的有效数据字的数量 此模式添加了两个额外端口 : rx_patterndetect 和 rx_syncstatus 148

149 2. 在 Cyclone 10 GX 收发器中实现协议 注意 : 当存在码型匹配时,rx_patterndetect 就会被置位 字对齐器实现同步后, rx_syncstatus 被置位 rx_std_wa_patternalign 被置位以重新对齐和重新同步 如果设计中有多个通道, 那么 tx_datak,rx_datak,rx_errdetect, rx_disperr,rx_runningdisp,rx_patterndetect 和 rx_syncstatus 会变成总线, 其中每个比特对应一个通道 通过监控 rx_parallel_data 可以验证此功能 图 86. 当 PCS-PMA 接口宽度为 20 比特时的同步状态机模式 rx_std_wa_patternalign tx_datak 11 tx_parallel_data bc02 rx_parallel_data bc rx_datak rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus RX 比特滑移 (RX Bit Slip) 要使用 RX bit slip, 需要选择 Enable rx_bitslip port 并将 word aligner 模式设为 bit slip 这将 rx_bitslip 作为一个输入控制端口进行添加 rx_bitslip 上的一个 active high 边沿会一次滑移一个比特 当 rx_bitslip 翻转时,word aligner 在每个 active high 边沿一次滑移一个比特 置位 rx_bitslip 信号至少两个并行时钟周期以允许同步 通过监控 rx_parallel_data 可以验证此功能 RX bit slip 功能是可选的, 使能与否都可以 图 87. 图 bit 模式下的 RX Bit Slip tx_parallel_data = 8'hbc rx_std_bitslipboundarysel rx_bitslip tx_parallel_data bc rx_parallel_data cb e5 f2 79 bc 10-bit 模式下的 RX Bit Slip tx_parallel_data = 10'h3bc rx_std_bitslipboundarysel rx_bitslip tx_parallel_data 3bc rx_parallel_data 000 1de 0ef b 39d 3ce 1e7 2f bc 149

150 2. 在 Cyclone 10 GX 收发器中实现协议 图 bit 模式下的 RX Bit Slip tx_parallel_data = 16'hfcbc rx_std_bitslipboundarysel rx_bitslip tx_parallel_data rx_parallel_data fcbc 979f cbcf e5e7 f2f3 f979 fcbc 图 bit 模式下的 RX Bit Slip tx_parallel_data = 20'h3fcbc rx_std_bitslipboundarysel rx_bitslip tx_parallel_data rx_parallel_data fcbc e5e1f f2f0f f9787 fcbc3 de5e1 ff2f0 7f978 3fcbc RX 极性反转 接收器器极性反转可以在低延迟, 基本和基本速率匹配模式下使能 要使能 RX 极性反转功能, 请选择 Enable RX polarity inversion 和 Enable rx_polinv port 选项 此模式添加 rx_polinv 如果设计中有多个通道, 那么 rx_polinv 是一条总线, 每个比特对应一个通道 只要 rx_polinv 被置位, 接收到的 RX 数据就具有相反的极性 通过监控 rx_parallel_data 可以验证此功能 图 91. RX 极性反转 rx_polinv tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus RX 比特反转 (RX Bit Reversal) 可以在低延迟, 基本和基本速率匹配模式下使能 RX 比特反转功能 字对齐器在任何模式下都可用 (bit slip,manual 或 synchronous state machine) 要使能此功能, 需要选择 Enable RX bit reversal 和 Enable rx_std_bitrev_ena port 选项 这会添加 rx_std_bitrev_ena 如果设计中有多个通道, 那么 rx_std_bitrev_ena 会成为一条总线, 其中每个比特对应一个通道 只要 rx_std_bitrev_ena 置位, 内核接收到的 RX 数据就会显示比特反转 通过监控 rx_parallel_data 可以验证此功能 150

151 2. 在 Cyclone 10 GX 收发器中实现协议 图 92. RX 比特反转 (RX Bit Reversal) rx_std_bitrev_ena tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus RX 字节反转 (RX Byte Reversal) 可以在低延迟, 基本和基本速率匹配模式下使能 RX 比特反转功能 字对齐器在任何模式下都可用 要使能此功能, 需要选择 Enable RX byte reversal 和 Enable rx_std_bitrev_ena port 选项 这会添加 rx_std_byterev_ena 如果设计中有多个通道, 那么 rx_std_byterev_ena 会成为一条总线, 其中每个比特对应一个通道 只要 rx_std_byterev_ena 置位, 内核接收到的 RX 数据就会显示字节反转 通过监控 rx_parallel_data 可以验证此功能 图 93. RX 字节反转 (RX Byte Reversal) rx_std_byterev_ena tx_parallel_data rx_parallel_data rx_patterndetect rx_syncstatus 基本 ( 单宽度 ) 模式下的速率匹配 FIFO 这些步骤仅涉及速率匹配 FIFO 操作 1. 在 RX rate match FIFO mode 列表中选择 basic (single width) 2. 输入以下参数的值 参数值说明 RX rate match insert/delete +ve pattern (hex) RX rate match insert/delete ve pattern (hex) 指定为十六进制字符串的 20 比特数据 指定为十六进制字符串的 20 比特数据 前 10 个比特对应于跳过码型 (skip pattern), 后 10 个比特对应于控制码型 (control pattern) 跳过码型必须具有中性差异 (neutral disparity) 前 10 个比特对应于跳过码型 (skip pattern), 后 10 个比特对应于控制码型 (control pattern) 跳过码型必须具有中性差异 (neutral disparity) ve ( 伏特编码 ) 是 NRZ_L 条件, 其中 +ve 编码 0, ve 编码 1 ve 是运行差异 (+/ RD), 特别与速率匹配器 (rate matcher) 一起使用 根据恢复的时钟和本地时钟之间的 ppm 差异 ( 由协议定义 ), 速率匹配器最多可添加或删除四个跳过码型 ( 中性差异 ) 由于控制字在正和负差异之间交替, 因此即使在跳过字插入或删除之后也会保持网络中立 (net neutrality) 在下图中, 第一个跳过群集 (skip cluster) 有一个 /K28.5/ 控制码型, 紧跟着是两个 /K28.0/ 跳过码型 第二个跳过群集有一个 /K28.5/ 控制码型, 紧跟着四个 /K28.0/ 跳过码型 速率匹配 FIFO 仅从第一个跳过群集中删除一个 /K28.0/ 跳过码型, 删除后在群集中保留至少一个跳过码型 从第二个群集中删除两个 /K28.0/ 跳过码型, 以满足删除总共三个跳过码型的要求 速率匹配 FIFO 能够在一个群集中最多插入四个跳过码型, 如果插入后群集中有不超过五个跳过码型 151

152 2. 在 Cyclone 10 GX 收发器中实现协议 图 94. 速率匹配 FIFO 删除, 包括删除操作所需要的三个跳过码型 First Skip Cluster Second Skip Cluster tx_parallel_data K28.5 K28.0 K28.0 K28.5 K28.0 K28.0 K28.0 K28.0 rx_parallel_data K28.5 K28.0 K28.5 K28.0 K28.0 K28.0 Three Skip Patterns Deleted 注释 :/K28.5/ 是控制码型 (control pattern),/k28.0/ 是跳过码型 (skip pattern) 152

153 2. 在 Cyclone 10 GX 收发器中实现协议 在下图中,/K28.5/ 是控制码型, 而中性差异 (neutral disparity) /K28.0/ 是跳过码型 第一个跳过群集含有一个 /K28.5/ 控制码型, 紧跟着是三个 /K28.0/ 跳过码型 第二个跳过群集含有一个 /K28.5/ 控制码型, 紧跟着是两个 /K28.0/ 跳过码型 速率匹配 FIFO 仅将两个 /K28.0/ 跳过码型插入到第一个跳过群集中, 以在插入后的群集中保留最多五个跳过码型 在第二个群集中插入一个 /K28.0/ 跳过码型, 以满足插入所要求的总共三个跳过码型 图 95. 速率匹配 FIFO 插入, 包括插入操作所需要的三个跳过码型 First Skip Cluster Second Skip Cluster tx_parallel_data K28.5 K28.0 K28.0 K28.0 K28.5 K28.0 K28.0 Dx.y rx_parallel_data K28.5 K28.0 K28.0 K28.0 K28.0 K28.0 K28.5 K28.0 K28.0 K28.0 Dx.y Three Skip Patterns Inserted 下图显示了当上游发送器参考时钟频率大于本地接收器参考时钟频率时 D5 的删除 此操作在删除的同时置位 rx_std_rmfifo_full 一个并行时钟周期 图 96. 速率匹配 FIFO 在接收到 D5 后变满 tx_parallel_data rx_parallel_data D1 D2 D3 D4 D5 D6 D7 D8 D1 D2 D3 D4 D6 D7 D8 xx xx xx rx_std_rmfifo_full 下图显示了当本地接收器参考时钟频率大于上游发送器参考时钟频率时跳过符号的插入 此操作在插入的同时置位 rx_std_rmfifo_empty 一个并行时钟周期 图 97. 速率匹配 FIFO 在接收到 D3 后变空 tx_parallel_data rx_parallel_data D1 D2 D3 D4 D5 D6 D1 D2 D3 /K30.7/ D4 D5 rx_std_rmfifo_empty Rate Match FIFO Basic (Double Width) 模式 1. 在 RX rate match FIFO mode 列表中选择 basic (double width) 2. 输入以下参数的值 参数值说明 RX rate match insert/delete +ve pattern (hex) RX rate match insert/delete -ve pattern (hex) 指定为十六进制字符串的 20 比特数据 指定为十六进制字符串的 20 比特数据 前 10 个比特对应于跳过码型 (skip pattern), 后 10 个比特对应于控制码型 (control pattern) 跳过码型必须具有中性差异 (neutral disparity) 前 10 个比特对应于跳过码型 (skip pattern), 后 10 个比特对应于控制码型 (control pattern) 跳过码型必须具有中性差异 (neutral disparity) 153

154 2. 在 Cyclone 10 GX 收发器中实现协议 速率匹配 FIFO 可以根据需要从群集中删除多对跳过码型, 以避免速率匹配 FIFO 溢出 仅当两个 10-bit 跳过码型出现在 20-bit 字的 LSByte 和 MSByte 上的相同时钟周期时, 速率匹配 FIFO 才能删除一对跳过码型 如果两个跳过码型跨越时钟周期的 MSByte 和下一个时钟周期的 LSByte, 则速率匹配 FIFO 不能删除跳过码型对 在下图中, 第一个跳过群集在 LSByte 中有一个 /K28.5/ 控制码型, 以及在一个周期时钟的 MSByte 中有 /K28.0/ 跳过码型, 下一个时钟周期的 LSByte 中的一个 /K28.0/ 跳过码型紧跟其后 速率匹配 FIFO 无法删除此跳过群集中的两个跳过码型, 因为它们没有出现在同一时钟周期中 第二个跳过群集在时钟周期的 MSByte 中含有一个 /K28.5/ 控制码型, 在下两个时钟周期中的两对 /K28.0/ 跳过码型紧跟其后 速率匹配 FIFO 从第二个跳过群集中删除两对 /K28.0/ 跳过码型 ( 总共删除四个跳过码型 ), 以满足三个跳过码型删除的要求 速率匹配 FIFO 可以将多对跳过码型插入到一个群集中, 以避免速率匹配 FIFO 下溢 10-bit 跳过码型可以出现在 20-bit 字的 MSByte,LSByte 或两者上 图 98. 速率匹配 FIFO 删除, 包括删除操作所需要的四个跳过码型 /K28.5/ 是控制码型, 中性差异 /K28.0/ 是跳过码型 First Skip Cluster Second Skip Cluster Two Pairs of Skip Patterns Deleted tx_parallel_data[19:10] Dx.y K28.0 Dx.y K28.5 K28.0 K28.0 Dx.y tx_parallel_data[9:0] Dx.y K28.5 K28.0 Dx.y K28.0 K28.0 Dx.y rx_parallel_data[19:0] Dx.y K28.0 Dx.y K28.5 Dx.y rx_parallel_data[9:0] Dx.y K28.5 K28.0 Dx.y Dx.y 在下图中,/K28.5/ 是控制码型, 而中性差异 /K28.0/ 是跳过码型 第一个跳过群集在 LSByte 中含有一个 /K28.5/ 控制码型, 以及在一个周期的 MSByte 中含有 /K28.0/ 跳过码型 速率匹配 FIFO 在这个跳过群集中插入跳过码型对, 以满足三个跳过码型插入的要求 图 99. 速率匹配 FIFO 插入, 包括插入操作所需要的四个跳过码型 First Skip Cluster Second Skip Cluster tx_parallel_data[19:10] tx_parallel_data[9:0] Dx.y K28.0 Dx.y K28.5 K28.0 K28.0 Dx.y K28.5 Dx.y Dx.y K28.0 K28.0 rx_parallel_data[19:0] Dx.y K28.0 K28.0 K28.0 Dx.y K28.5 K28.0 K28.0 rx_parallel_data[9:0] Dx.y K28.5 K28.0 K28.0 Dx.y Dx.y K28.0 K28.0 下图显示了 20-bit 字 D7D8 的删除 154

155 2. 在 Cyclone 10 GX 收发器中实现协议 图 100. 速率匹配 FIFO 在接收到 20-Bit Word D5D6 后变满 tx_parallel_data[19:0] tx_parallel_data[9:0] rx_parallel_data[19:10] rx_parallel_data[9:0] D2 D4 D6 D8 D10 D12 D1 D3 D5 D7 D9 D11 D2 D4 D6 D10 D12 xx D1 D3 D5 D9 D11 xx rx_std_rmfifo_full 下图显示了两个跳过码型的插入 图 101. 速率匹配 FIFO 读出 20-Bit Word D5D6 后变空 tx_parallel_data[19:0] tx_parallel_data[9:0] rx_parallel_data[19:10] rx_parallel_data[9:0] D2 D4 D6 D8 D10 D12 D1 D3 D5 D7 D9 D11 D2 D4 D6 /K30.7/ D8 D10 D1 D3 D5 /K30.7/ D7 D9 rx_std_rmfifo_empty B/10B 编码器和解码器 (8B/10B Encoder and Decoder) 要使能 8B/10B Encoder 和 8B/10B Decoder, 需要在 IP Editor 中的 Standard PCS 选项卡中选择 Enable TX 8B/10B Encoder 和 Enable RX 8B/10B Decoder 选项 Platform Designer 支持在 RX-only 模式下实现 8B/10B decoder 增添了以下端口 : tx_datak rx_datak rx_runningdisp rx_disperr rx_errdetect rx_datak 和 tx_datak 表明并行数据是控制字还是数据字 输入的 8-bit 数据 (tx_parallel_data) 和控制标识符 (tx_datak) 被转换成 10-bit 数据 上电复位后, 8B/10B 编码器从 RD 列中获取 10-bit 数据 接下来, 编码器从 RD + 列中选择 10-bit 数据以保持中性差异 运行差异由 rx_runningdisp 显示 155

156 2. 在 Cyclone 10 GX 收发器中实现协议 B/10B TX 差异控制 Disparity Control 功能用于控制 8B/10B Decoder 输出的运行差异 要使能 TX Disparity Control, 需要选择 Enable TX 8B/10B Disparity Control 选项 添加以下端口 : tx_forcedisp 表明是否强制一个差异值的控制信号 tx_dispval 表明被强制的运行差异的值的信号 当数据通道的数量大于 1 个时,tx_forcedisp 和 tx_dispval 显示为总线, 其中每个比特对应一个通道 下图显示了在 Basic 单宽度模式下通过强制一个正差异 /K28.5/( 本应该是一个负差异 /K28.5/) 来改变当前运行差异 在此示例中, 一系列 /K28.5/ 代码组被连续发送出去 数据流在正运行差异 (RD +) 和负运行差异 /K28.5/(RD-) /K28.5/ 之间交替以保持总体的中性差异 time n + 3 上的当前运行差异表明应该使用一个负差异 time n + 4 上的 /K28.5/ 进行编码 由于在 time n + 4 上 tx_forcedisp 位高电平,tx_dispval 为低电平, 因此 time n + 4 上的 /K28.5/ 被编码成一个正差异代码组 图 B/10B TX 差异控制 clock n n + 1 n + 2 n + 3 n + 4 n + 5 n + 6 n + 7 tx_in[7:0] BC BC BC BC BC BC BC BC tx_ctrlenable tx_forcedisp tx_dispval Current Running Disparity RD RD+ RD RD+ RD+ RD RD+ RD dataout[9:0] 17C C C C 如何在 Basic 模式下使能低延迟 在 Cyclone 10 GX Transceiver Native PHY IP Parameter Editor 中, 使用以下设置使能低延迟 : 1. 选择 Enable 'Standard PCS' low latency mode 选项 2. 在 TX FIFO mode 列表中选择 low_latency 或者 register FIFO 3. 在 RX FIFO mode 列表中选择 low_latency 或者 register FIFO 4. 在 TX byte serializer mode 列表中选择 Disabled 或者 Serialize x2 5. 在 RX byte deserializer mode 列表中选择 Disabled 或者 Serialize x2 6. 确保 RX rate match FIFO mode 要设置成 disabled 7. 将 RX word aligner mode 设置成 bitslip 8. 将 RX word aligner pattern length 设置成 7 或 16 注意 : 支持 TX bitslip,rx bitslip, 比特反转 (bit reversal) 和极性倒转 (polarity inversion) 模式 156

157 2. 在 Cyclone 10 GX 收发器中实现协议 TX 比特滑移 (TX Bit Slip) 要使用 TX bit slip, 需要选择 Enable TX bitslip 和 Enable tx_std_bitslipboundarysel port 选项 这会添加 tx_std_bitslipboundarysel 输入端口 TX PCS 自动滑移由 tx_std_bitslipboundarysel 指定的比特数量 没有端口用于 TX bit slip 如果设计中有多个通道, 那么 tx_std_bitslipboundarysel 端口与通道数相乘 通过监控 tx_parallel_data 端口来验证此特性 TX bit slip 特性是可选的 注意 : 图 103. 下图中的 rx_parallel_data 值基于禁用的 TX 和 RX 比特反转功能 8-bit 模式下的 TX Bit Slip tx_parallel_data = 8'hbc tx_std_bitslipboundarysel = 5'b00001 (bit slip by 1 bit) tx_std_bitslipboundarysel tx_parallel_data bc rx_parallel_data 79 图 bit 模式下的 TX Bit Slip tx_parallel_data = 10'h3bc tx_std_bitslipboundarysel = 5'b00011 (bit slip by 3 bits) tx_std_bitslipboundarysel tx_parallel_data 3bc rx_parallel_data 1e7 图 bit 模式下的 TX Bit Slip tx_parallel_data = 16'hfcbc tx_std_bitslipboundarysel =5'b00011 (bit slip by 3 bits) tx_std_bitslipboundarysel tx_parallel_data fcbc rx_parallel_data 5e7f 图 bit 模式下的 TX Bit Slip tx_parallel_data = 20'hF3CBC tx_std_bitslipboundarysel = 5'b00111 (bit slip by 7 bits) tx_std_bitslipboundarysel tx_parallel_data f3cbc rx_parallel_data e5e1f TX 极性反转 串行差分链路上的正负信号可能会在电路板布局期间错误地被交换 电路板重新开发 (board respin) 或者对 PLD 逻辑进行主要更新的解决方案会很昂贵 发送器极性反转功能可以解决这一问题 发送器极性反转可以在低延迟, 基本和基本速率匹配模式下使能 要使能 TX 极性反转功能, 需要在 Platform Designer 中选择 Enable tx_polinv port 它也可以通过动态重配置进行动态控制 157

158 2. 在 Cyclone 10 GX 收发器中实现协议 此模式添加 tx_polinv 如果设计中有多个通道, 那么 tx_polinv 是一条总线, 每个比特对应一个通道 只要 tx_polinv 被置位, 发送的 TX 数据就具有相反的极性 TX 比特反转 (TX Bit Reversal) TX 比特反转功能可以在低延迟, 基本和基本速率匹配模式下使能 字对齐器在任何模式下都可用 此功能是基于参数的, 不会创建其他端口 如果设计中有多个通道, 则所有通道都有 TX 比特反转 要使能 TX 比特反转功能, 需要在 Platform Designer 中选择 Enable TX bit reversal 它也可以通过动态重配置进行动态控制 图 107. TX 比特反转 (TX Bit Reversal) tx_parallel_data rx_parallel_data TX 字节反转 (TX Byte Reversal) TX 字节反转功能可以在低延迟, 基本和基本速率匹配模式下使能 字对齐器在任何模式下都可用 此功能是基于参数的, 不会创建其他端口 如果设计中有多个通道, 则所有通道都有 TX 字节反转 要使能 TX 字节反转功能, 需要在 Platform Designer 中选择 Enable TX byte reversal 它也可以通过动态重配置进行动态控制 图 108. TX 字节反转 (TX Byte Reversal) tx_parallel_data rx_parallel_data 如何在 Cyclone 10 GX 收发器中实现基本收发器配置规则和带速率匹配的基本收发器配置规则 在实现 Basic 协议 IP 之前, 您应该首先熟悉 Standard PCS 和 PMA 体系结构 PLL 体系结构和复位控制器 1. 打开 IP Catalog 并选择 Native PHY IP 请参考选择和实例化 PHY IP Core ( 第 16 页 ) 2. 根据要使用的配置, 从位于 Datapath Options 下的 Transceiver configuration rules 列表中选择 Basic/Custom (Standard PCS) 或者 Basic/Custom w/rate Match (Standard PCS) 3. 使用 Transceiver Native PHY IP Parameter Settings for the Basic Protocol 中表格里的参数值作为起点 或者, 也可以使用 Transceiver Native PHY Presets 中所述的协议预置 (protocol presets) 接下来, 通过修改设置来满足您特定的要求 4. 单击 Finish 生成 Native PHY IP ( 这是您的 RTL 文件 ) 158

159 2. 在 Cyclone 10 GX 收发器中实现协议 图 109. 基本配置, 带速率匹配的基本配置的 Native PHY IP 的信号和端口 Cyclone 10 Transceiver Native PHY reconfig_reset reconfig_clk reconfig_avmm Reconfiguration Registers Nios Hard Calibration IP tx_cal_busy rx_cal_busy tx_digital_reset tx_datak tx_parallel_data[7:0] tx_clkout TX Standard PCS tx_datak tx_parallel_data[7:0] tx_coreclkin tx_clkout unused_tx_parallel_data[118:0] 10 TX PMA Serializer tx_serial_data tx_analog_reset Central/Local Clock Divider tx_serial_clk0 (from TX PLL) rx_analog_reset rx_digital_reset rx_datak rx_parallel_data[7:0] rx_clkout rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus rx_rmfifostatus (1) RX Standard PCS rx_datak rx_parallel_data[7:0] rx_clkout rx_coreclkin rx_errdetect rx_disperr rx_runningdisp rx_patterndetect rx_syncstatus rx_rmfifostatus (1) unused_rx_parallel_data[113:0] 10 Deserializer RX PMA CDR rx_serial_data rx_cdr_refclk0 rx_is_lockedtodata rx_is_lockedtoref 注释 : 1. 仅当使用 Basic with Rate Match 收发器配置规则时应用 159

160 2. 在 Cyclone 10 GX 收发器中实现协议 5. 例化并配置您的 PLL 6. 创建一个收发器复位控制器 7. 将 Native PHY IP 连接到 PLL IP 和复位控制器 使用 Transceiver Native PHY Ports for the Protocol 中的信息来连接端口 图 110. 基本 / 自定义设计的连接指南 tx_parallel_data reset pll_ref_clk pll_locked PLL IP pll_powerdown rx_ready tx_ready clk reset reset tx_serial_clk Pattern Generator Reset Controller Pattern Checker tx_datak tx_clkout tx_digital_reset tx_analog_reset rx_digital_reset rx_analog_reset rx_is_lockedtoref rx_is_lockedtodata rx_parallel_data rx_datak rx_clkout Cyclone 10 Transceiver Native PHY tx_serial_data rx_serial_data rx_cdr_refclk reconfig_clk reconfig_reset reconfig_write reconfig_read reconfig_address reconfig_writedata reconfig_readdata reconfig_waitrequest cal_busy For Reconfiguration 8. 模拟您的设计以验证其功能性 Basic, 速率匹配配置的 Basic 的 Native PHY IP 参数设置 本节包含此协议的建议参数值 请参考 Using the Cyclone 10 GX Transceiver Native PHY IP Core 来了解参数值的完整范围 表 131. 常规参数和数据通道参数 参数 Message level for rule violations Transceiver configuration rules PMA configuration rules Transceiver mode 范围 error warning Basic/Custom (Standard PCS) Basic/Custom w/rate Match (Standard PCS) basic TX/RX Duplex TX Simplex RX Simplex Number of data channels 1 到 12 Data rate Enable datapath and interface reconfiguration Enable simplified data interface 611 Mbps 到 Gbps On/Off On/Off 160

161 2. 在 Cyclone 10 GX 收发器中实现协议 表 132. TX PMA 参数 参数 范围 TX channel bonding mode Not bonded PMA-only bonding PMA and PCS bonding PCS TX channel bonding master Auto, n-1 ( 其中,n = 数据通道的数量 ) Actual PCS TX channel bonding master n-1 ( 其中 n = 数据通道的数量 ) TX local clock division factor 1, 2, 4, 8 Number of TX PLL clock inputs per channel 1, 2, 3, 4 Initial TX PLL clock input selection Enable tx_pma_clkout port Enable tx_pma_div_clkout port 0 ( 取决于 Number of TX PLL clock inputs per channel 值 ) On/Off On/Off tx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 Enable tx_pma_elecidle port Enable rx_seriallpbken port On/Off On/Off 表 133. RX PMA 参数 参数 范围 Number of CDR reference clocks 1, 2, 3, 4, 5 Selected CDR reference clock 0, 1, 2, 3, 4 Selected CDR reference clock frequency Quartus Prime 软件定义的合法范围 PPM detector threshold 100, 300, 500, 1000 CTLE adaptation mode Enable rx_pma_clkout port Enable rx_pma_div_clkout port manual On/Off On/Off rx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 50, 66 Enable rx_pma_clkslip port Enable rx_is_lockedtodata port Enable rx_is_lockedtoref port Enable rx_set_locktodata and rx_set_locktoref ports Enable rx_seriallpbken port Enable PRBS verifier control and status ports On/Off On/Off On/Off On/Off On/Off On/Off 表 134. Standard PCS 参数 参数 范围 Standard PCS / PMA interface width 8, 10, 16, 20 FPGA fabric / Standard TX PCS interface width 8, 10, 16, 20, 32, 40 FPGA fabric / Standard RX PCS interface width 8, 10, 16, 20, 32, 40 继续

162 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Enable 'Standard PCS' low latency mode TX FIFO mode RX FIFO Mode Enable tx_std_pcfifo_full port Enable tx_std_pcfifo_empty port Enable rx_std_pcfifo_full port Enable rx_std_pcfifo_empty port TX byte serializer mode RX byte deserializer mode Enable TX 8B/10B encoder Enable TX 8B/10B disparity control Enable RX 8B/10B decoder RX rate match FIFO mode RX rate match insert/delete -ve pattern (hex) RX rate match insert/delete +ve pattern (hex) Enable rx_std_rmfifo_full port Enable rx_std_rmfifo_empty port Enable TX bit slip Enable tx_std_bitslipboundarysel port RX word aligner mode 范围 On/Off Off (for Basic with Rate Match) low_latency register_fifo fast_register low_latency register_fifo On/Off On/Off On/Off On/Off Disabled Serialize x2 Serialize x4 Disabled Deserialize x2 Deserialize x4 On/Off On/Off On/Off Disabled Basic 10-bit PMA (for Basic with Rate Match) Basic 20-bit PMA (for Basic with Rate Match) 用户定义的值用户定义的值 On/Off On/Off On/Off On/Off bitslip manual (PLD controlled) synchronous state machine RX word aligner pattern length 7, 8, 10, 16, 20, 32, 40 RX word aligner pattern (hex) 用户定义的值 Number of word alignment patterns to achieve sync Number of invalid data words to lose sync 0-63 Number of valid data words to decrement error count Enable fast sync status reporting for deterministic latency SM Enable rx_std_wa_patternalign port Enable rx_std_wa_a1a2size port On/Off On/Off On/Off 继续

163 2. 在 Cyclone 10 GX 收发器中实现协议 参数 Enable rx_std_bitslipboundarysel port Enable rx_bitslip port Enable TX bit reversal Enable TX byte reversal Enable TX polarity inversion Enable tx_polinv port Enable RX bit reversal Enable rx_std_bitrev_ena port Enable RX byte reversal Enable rx_std_byterev_ena port Enable RX polarity inversion Enable rx_polinv port Enable rx_std_signaldetect port Enable PCIe dynamic datarate switch ports Enable PCIe pipe_hclk_in and pipe_hclk_out ports Enable PCIe electrical idle control and status ports Enable PCIe pipe_rx_polarity port 范围 On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off On/Off Off Off Off Off 表 135. 动态重配置参数 参数 Enable dynamic reconfiguration Share reconfiguration interface Enable Altera Debug Master Endpoint 范围 On/Off On/Off On/Off 表 136. 生成选项参数 参数 Generate parameter documentation file 范围 On/Off 相关链接 使用 Cyclone 10 GX Transceiver Native PHY IP Core ( 第 24 页 ) 如何实现 PCS Direct 收发器配置规则 在实现 PCS Direct Transceiver Configuration Rule. 之前, 您应该首先熟悉 PCS Direct 体系结构 PMA 体系结构 PLL 体系结构和复位控制器 1. 打开 IP Catalog 并选择 Cyclone 10 GX Transceiver Native PHY IP 2. 从 Datapath Options 下面的 Transceiver configuration rules 列表中选择 PCS Direct 3. 配置您的 Native PHY IP 163

164 2. 在 Cyclone 10 GX 收发器中实现协议 4. 单击 Generate 生成 Native PHY IP ( 这是您的 RTL 文件 ) 5. 实例化并配置您的 PLL 6. 创建一个收发器复位控制器 您可以使用您自己的控制器或使用 Transceiver PHY Reset Controller 7. 将 Native PHY IP 连接到 PLL IP 和复位控制器 图 111. PCS Direct PHY 设计的连接指南 clk tx_ready reset rx_ready pll_sel Reset Controller pll_refclk PLL IP Core pll_locked pll_cal_busy tx_serialclk0 tx_cal_busy rx_is_lockedtodata rx_cal_busy tx_analogreset tx_digitalreset rx_analogreset rx_digitalreset rx_cdr_refclk Data Generator Data Verifier tx_clkout tx_parallel_data rx_clkout rx_parallel_data Cyclone 10 GX Transceiver Native PHY tx_serial_data rx_serial_data 8. 通过对设计进行仿真来验证其功能性 仿真收发器 Native PHY IP Core 使用仿真来验证 Native PHY 收发器功能性 Quartus Prime 软件支持 ModelSim - Intel FPGA Edition 以及第三方仿真器中的寄存器传输级 (RTL) 和门级仿真 通过使用 Quartus Prime 工程文件运行仿真 164

165 2. 在 Cyclone 10 GX 收发器中实现协议 可使用以下仿真流程 : NativeLink 此流程使您能够从 Quartus Prime 软件开始一个仿真, 从而简化了仿真 此流程自动创建仿真脚本并编译设计文件,IP 仿真模型文件和 Intel 仿真库模型 注意 : Quartus Prime Pro Edition 软件不支持 NativeLink RTL 仿真 Scripting IP Simulation 在此流程中, 您将执行以下操作 : 1. 运行 ip-setup-simulation 实用程序, 生成一个仿真脚本, 此仿真脚本对设计中所有基础 IP 的仿真文件进行编译 无论何时升级或修改设计中的 IP, 都需要重新生成此脚本 2. 通过创建顶级仿真脚本来编译测试台文件并仿真测试台 它将获得在第一个操作中生成的脚本 即使升级或修改设计中的 IP, 也不必修改此脚本 Custom Flow 此流程使您能够自定义仿真以满足更复杂的要求 通过使用此流程可以手动编译设计文件,IP 仿真模型文件和 Intel 仿真库模型 您可以仿真以下网表 : RTL 功能网表 此网表通过使用 Verilog HDL,SystemVerilog 和 VHDL 设计源代码提供周期精确的仿真 Intel 和第三方 EDA 供应商提供仿真模型 仿真的先决条件 您必须成功地通过 Quartus Prime Analysis and Synthesis 才能仿真您的设计 相关链接 对 Altera 设计进行仿真 NativeLink 仿真流程 Quartus Prime 软件中的 NativeLink 设置使您能够指定仿真环境, 仿真脚本和测试台 Quartus Prime 软件将这些设置保存在您的工程中 在指定完 NativeLink 设置后, 您可以轻松地从 Quartus Prime 软件进行仿真 165

166 2. 在 Cyclone 10 GX 收发器中实现协议 如何使用 NativeLink 指定一个 ModelSim 仿真按照以下步骤指定仿真器的目录路径和测试台设置 : 1. 在 Tools 菜单上点击 Options, 然后点击 EDA Tool Options 2. 浏览到仿真器的目录 下表列出了支持的仿真器的目录 : 仿真器 Mentor Graphics ModelSim - Intel FPGA Edition 目录 <drive>:\<simulator install path>\win32aloem (Windows) /<simulator install path>/bin (Linux) 3. 在 Assignments 菜单中, 点击 Settings 4. 在 Category 表的 EDA Tool Settings 下, 选择 Simulation 5. 从 Tool name 列表中选择仿真器 注意 : ModelSim 指的是 ModelSim SE 和 PE 这些仿真器使用与 QuestaSim 相同的命令 ModelSim - Intel FPGA Edition 请参考 ModelSim - Intel FPGA Edition Starter Edition 和 ModelSim - Intel FPGA Edition Subscription Edition 6. 在 Output directory 中, 浏览到输出文件的目录 7. 开启 Map illegal HDL characters 来映射非法的 HDL 字符 8. 开启 Enable glitch filtering 来过滤网表毛刺 9. 按照以下步骤指定用于 NativeLink 自动化的其他选项 : a. 开启 Compile test bench b. 点击 Test Benches 出现 Test Benches 对话框 c. 点击 New d. 在 Create new test bench settings 下, 在 Test bench name 中输入测试台名称 对测试台中的顶层模块输入顶层模块名称 这些名称应与实际测试台模块名称相匹配 e. 选择 Use test bench to perform VHDL timing simulation, 在 Design instance name in test bench 下指定设计实例的名称 f. 在 Simulation period 下, 开启 Run simulation until all vector stimuli are used g. 在 Test bench and simulation files 下选择测试台文件 点击 Add h. 点击 OK 166

167 2. 在 Cyclone 10 GX 收发器中实现协议 如何使用 NativeLink 运行一个 ModelSim 仿真 图 112. NativeLink 仿真流程图 Specify EDA Simulator & Simulator Directory Run RTL Functional or Gate-Level Simulation Does Simulation Give Expected Results? Yes No Debug Design & Make RTL Changes Run Quartus Prime Analysis and Elaboration Define Control Signals Using In-System Sources & Probes Run Simulation Does Simulation Give Expected Results? Yes No Simulation Complete 按照下面步骤运行 RTL 功能仿真 : 167

168 2. 在 Cyclone 10 GX 收发器中实现协议 1. 打开您的 Quartus Prime 工程 2. 在 Tools 菜单上选择 Run Simulation Tool, 然后选择 RTL Simulation 或者 Gate Level Simulation 3. 运行 Quartus Prime Analysis and Elaboration 并对使用 In-System Sources and Probe Editor 定义的控制信号进行重新例化 In-System Sources and Probe Editor 能够访问器件的管脚 因此, 您必须将所有想要观察的信号布线到设计的顶层 4. 要监控其他信号, 高亮显示 Instance 中所需的实例或者节点, 然后右击 Add wave 5. 选择 Simulate, 然后 Run 6. 指定仿真持续时间 7. 按照下面步骤重新运行仿真 : a. 在 Simulate 菜单上选择 restart, 然后点击 ok 此操作清除现有波形 b. 高亮显示 run, 选择相应的操作来运行仿真 如何使用 NativeLink 指定第三方 RTL 仿真器 下图显示了 NativeLink 与 Third-Party EDA RTL 仿真器一起使用的步骤 168

169 2. 在 Cyclone 10 GX 收发器中实现协议 图 113. 使用 NativeLink 和第三方仿真器 Specify EDA Simulator & Simulator Directory Perform Functional Simulation Does Simulation Give Expected Results? Yes No Debug Design & Make RTL Changes Run Quartus Prime Analysis and Elaboration Start Simulator, Compile Design and Testbench Load Design & Run Simulation No Does Simulation Give Expected Results? Yes Simulation Complete 按照以下步骤指定仿真器的目录路径和测试台设置 : 1. 在 Tools 菜单上点击 Options, 然后点击 EDA Tool Options 2. 浏览到仿真器的目录 下表列出了支持的第三方仿真器的目录 : 表 137. 仿真器路径 仿真器 Mentor Graphics ModelSim Mentor Graphics QuestaSim Synopsys VCS/VCS MX Cadence Incisive Enterprise Aldec Active-HDL Aldec Riviera-Pro 路径 <drive>:\<simulator install path>\win32 (Windows) /<simulator install path>/bin (Linux) /<simulator install path>/bin (Linux) /<simulator install path>/tools/bin (Linux) <drive>:\<simulator install path>\bin (Windows) /<simulator install path>/bin (Linux) 3. 在 Assignments 菜单上, 点击 Settings 4. 在 Category 表的 EDA Tool Settings 下, 选择 Simulation 169

170 2. 在 Cyclone 10 GX 收发器中实现协议 5. 从 Tool name 列表中选择仿真器 6. 要使能您的仿真器, 需要在 Tools 菜单上点击 Options, 然后点击 License Setup 对 EDA 工具许可进行必要的更改 7. 编译设计和测试台文件 8. 加载设计并在 EDA 工具中运行仿真 要了解有关第三方仿真器的更多信息, 请单击下面的相应链接 相关链接 Mentor Graphics ModelSim and QuestaSim Support Synopsys VCS and VCS MX Support Cadence Incisive Enterprise Simulator Support Aldec Active-HDL and Riviera-Pro Support IP 仿真的脚本编程 Intel Quartus Prime 软件支持通过使用脚本来实现仿真环境中的仿真进程的自动化 您可以使用您所喜好脚本编程方法来控制仿真 Intel 建议使用一个版本独立的顶级仿真脚本来控制设计, 测试台和 IP core 仿真 因为 Quartus Prime 生成的仿真文件名可能会改变 在任何软件或 IP 版本升级或重新生成之后都可以使用 ip-setup 仿真实用程序生成或重新生成基本设置脚本 顶级脚本和 ip-setup-simulation 的使用消除了手动更新仿真脚本的要求 组合仿真器设置脚本的生成 Platform Designer 系统生成创建组件之间的互连, 也生成用于综合和仿真的文件, 包括 ipsetup-simulation 实用程序所需要的.spd 文件 Intel Quartus Prime 软件提供实用程序来帮助您生成并更新 IP 仿真脚本 使用 ip-setupsimulation 实用程序可以对设计中的所有 Intel FPGA IP 生成一个组合的仿真器设置脚本 接下来可以重新运行 ip-setup-simulation 来自动更新组合的脚本 每个仿真器的组合脚本文件都包含一个基本模板, 通过修改此模板可以将设置脚本整合到顶层仿真脚本中 相关链接 自定义仿真流程 Quartus II 手册第 3 卷 : 验证提供关于生成顶层仿真脚本的步骤的详细信息 自定义仿真流程使您能够自定义仿真过程, 以满足更复杂的仿真要求 此流程使您能够控制设计的以下方面 : 组件绑定 编译顺序 运行命令 IP core 仿真库模型文件 170

171 2. 在 Cyclone 10 GX 收发器中实现协议 下图显示了自定义流程仿真的步骤 如果使用仿真脚本, 那么可以自动执行某些步骤 图 114. 自定义流程仿真 (Custom flow Simulation) Compile Sim Model Libs Using Sim Lib Compiler Start Simulator & Open Quartus Prime Project Compile Design, Testbench, & Simulation Libraries Load Design & Run Simulation Does Simulation Give Expected Results? Yes No Debug Design & Make RTL Changes Compile Design, Testbench, & Simulation Libraries Load Design & Run Simulation Does Simulation Give Expected Results? Yes No Simulation Complete 171

172 2. 在 Cyclone 10 GX 收发器中实现协议 如何使用 Simulation Library Compiler Simulation Library Compiler 对所支持的仿真工具的 Intel 仿真库进行编译, 并在指定的输出目录中保存仿真文件 注意 : ModelSim - Intel FPGA Edition 软件提供了预编译的仿真库, 若使用此软件, 则无需编译仿真库 按照下面步骤使用 Simulation Library Compiler 对仿真模型库进行编译 : 1. 在 Tools 菜单上点击 Launch Simulation Library Compiler 2. 在 EDA simulation tool 的 Tool name 中选择仿真工具 3. 在 Executable location 下, 浏览到所指定的仿真工具的位置 您必须先指定此位置才能运行 EDA Simulation Library Compiler 4. 在 Library families 下选择一个或多个系列名称, 然后将它们移到 Selected families 列表中 5. 在 Library language 下选择 Verilog,VHDL 或者两者 6. 在 Output directory 中对已编译的库指定一个存储位置 7. 点击 Start Compilation 按照下面步骤将仿真文件添加到您的工程中 : 1. 在 Assignments 菜单上, 点击 Settings 2. 在 Category 列表中, 选择 Files 3. 点击 Browse 打开 Select File 对话框, 在 Files 列表中选择一个或多个文件以添加到您的工程中 4. 点击 Open, 然后点击 Add 将所选的文件添加到您的工程中 5. 点击 OK 来关闭 Settings 对话框 相关链接 准备 EDA 仿真 Altera 仿真模型 自定义仿真脚本 通过创建自定义脚本可以自动化仿真 您可以手动生成脚本 此外, 您可以还使用 NativeLink 生成仿真脚本作为模板, 然后进行必要的更改 下表显示了 NativeLink 生成的脚本目录列表 表 138. 用于第三方 RTL 仿真的自定义仿真脚本 仿真器仿真文件使用 Mentor Graphics ModelSim 或 QuestaSim /simulation/ modelsim/ modelsim_setup.do 或 mentor/msim_setup.tcl 直接使用您的仿真器 运行 do msim_setup.tcl, 然后运行 ld_debug 如果您有多个 IP, 那么每个 IP 都有一个专用的 msim_setup.tcl 文件 确保将 msim_setup.tcl 文件中包含的所有文件合并成一个通用 msim_setup.tcl 文件 Aldec Riviera Pro /simulation/ aldec/ rivierapro_setup.tcl 直接使用您的仿真器 继续

173 2. 在 Cyclone 10 GX 收发器中实现协议 仿真器仿真文件使用 Synopsys VCS Synopsys VCS MX Cadence Incisive (NCSim) /simulation/ synopsys/vcs/ vcs_setup.sh /simulation/synopsys/ vcsmx/vcsmx_setup.sh /simulation/cadence/ ncsim_setup.sh 将您的测试台文件名添加到此文件中, 以使用 file 选项将测试台文件传递给 VCS 如果对 NativeLink 指定一个测试平台文件而不选择仿真, 那么 NativeLink 会生成一个运行 VCS 的脚本 在命令行使用 quartus_sh t <script> 运行此脚本 所有通过 NativeLink 指定的测试台都会包含在此脚本中 在命令行使用 quartus_sh t <script> 运行此脚本 所有通过 NativeLink 指定的测试台都会包含在此脚本中 173

174 3. PLL 和时钟网络 本章节介绍用于收发器与 FPGA 架构接口的收发器锁相环 (PLL) 内部时钟体系结构和时钟选项 如下图所示, 收发器 bank 可具有 3 个或 6 个收发器通道 而每 3 个收发器通道, 可获得一个高级发送 (ATX)PLL 一个小数分频 fpll(fpll) 和一个 Master 时钟生成块 (CGB) 请参阅器件收发器布局小节, 来确定具有 3 通道收发器 bank 的器件 Cyclone 10 GX 收发器时钟体系结构支持 bonded 和 non-bonded 收发器通道配置 使用通道绑定 (channel bonding) 最小化多个收发器通道之间的时钟偏移 对于 Cyclone 10 GX 收发器, 术语 绑定 (bonding) 可表示 PMA 绑定也可指代 PMA 和 PCS 绑定 请参阅通道绑定部分了解更多详细信息 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

175 3. PLL 和时钟网络 图 115. Cyclone 10 GX PLL 和时钟网络 x1 Clock Lines x6 Clock Lines xn Clock Lines Transceiver Bank CH3 CH2 CH1 CH0 CDR Local CGB CDR Local CGB CDR/CMU Local CGB CDR Local CGB fpll ATX PLL Master CGB fpll ATX PLL Master CGB CH5 CH4 CH3 CDR Local CGB CDR/CMU Local CGB CDR Local CGB Transceiver Bank fpll ATX PLL Master CGB CH2 CH1 CH0 CDR Local CGB CDR/CMU Local CGB CDR Local CGB fpll ATX PLL Master CGB 相关链接 通道绑定 ( 第 195 页 ) 器件收发器的布局 ( 第 8 页 ) PLL 和时钟网络的使用 ( 第 202 页 ) 关于如何使用 PLL IP 实现 bonded 和 non-bonded 收发器设计的信息 175

176 3. PLL 和时钟网络 3.1. PLL 表 139. Cyclone 10 GX 器件中的发送 PLL PLL 类型 特性 高级发送 (ATX)PLL 最佳抖动性能 基于 LC tank 的电压控制振荡器 (VCO) 用于 bonded 和 non-bonded 通道的配置小数分频 PLL(fPLL) 基于环形振荡器的 VCO 支持小数分频综合模式 用于 bonded 和 non-bonded 通道的配置时钟乘法器单元 (CMU)PLL 或通道 PLL (26) 基于环形振荡器的 VCO 用作 non-bonded 应用程序的其他时钟源 相关链接 请参阅使用 PLL 和时钟网络部分了解相关指南和使用方法 ( 第 202 页 ) 使用 ATX PLL 和 fpll 时的发送 PLL 间距指南 ATX PLL 到 ATX PLL 间距指南 ATX PLL 的 VCO 频率偏移必须相隔 100 MHz 如果无法满足此要求, 请使用 fpll 作为发送 PLL 来避免使用多个 ATX PLL 对于需要多数据率支持的应用程序, 请使用 TX PLL 切换或 TX 本地时钟分频器来实现所需数据速率重配置 注意 : 如果发送模式下存在由其他 ATX PLL 驱动的 TX 通道, 则不允许重新校准 ATX PLL ATX PLL ATX PLL 到 fpll 间距指南 如果同时使用 ATX PLL 和 fpll, 应用程序中需满足以下两个条件 : ATX PLL VCO 频率和 fpll VCO 频率为 50 MHz 以内时 ATX PLL 被用于驱动 6G 或 12G SDI 协议 ATX PLL 和 fpll 之间必须被至少 1 个 ATX PLL 隔开 如果同时使用 ATX PLL 和 fpll, 应用程序中需满足以下两个条件 : fpll 用户重校准处理被触发 ATX PLL 被用于驱动 6G 或 12G SDI 协议 随后,ATX PLL 和 fpll 之间必须被至少 1 个 ATX PLL 隔开 ( 无论 ATX PLL 和 fpll VCO 频率如何 ) ATX PLL 具有基于 LC tank 的电压控制振荡器 (VCO) 这些 LC VCO 具有不同频率范围以支持操作范围的连续性 直接驱动收发器时,ATX PLL 仅支持整数模式 (26) 通道 1 和通道 4 的 CMU PLL 或 Channel PLL 可用作发送 PLL 或时钟数据恢复 (CDR) 块 所有其它通道 (0 2 3 和 5) 的通道 PLL 仅可用作 CDR 176

177 3. PLL 和时钟网络 图 116. ATX PLL 结构图 Lock Detector pll_locked 2 CP & LF VCO L Counter 2 Refclk 专用参考时钟管脚参考时钟网络接收器输入管脚 Multiplexer Input reference clock N Counter refclk Up Down fbclk PFD M Counter /2 全局时钟或内核时钟 输入参考时钟 这是 PLL 的专用输入参考时钟源 此输入参考时钟可来自以下时钟源 : 专用参考时钟管脚 参考时钟网络 接收器输入管脚 来自全局时钟或内核时钟网络 专用参考时钟管脚的输入参考时钟是一个差分信号 Intel 建议使用专用参考时钟管脚作为输入参考时钟源, 以实现最佳抖动性能 输入参考时钟必须在器件上电时保持稳定并自由运行, 以实现正确的 PLL 操作和 PLL 校准 如果参考时钟在器件上电时不可用, 则必须在参考时钟可用时重新校准 PLL 注意 : ATX PLL 校准进程必须由稳定, 可用的 CLKUSR 时钟计时 请参阅校准部分以了解关于 CLKUSR 时钟的更多详细信息 参考时钟多路复用器 参考时钟 (refclk) 多路复用器从各种可用的参考时钟源选择 PLL 的参考时钟 N 计数器 N 计数器对 refclk mux 的输出进行分频 且所支持的分频因子为 和 8 相位频率检测器 (PFD) N 计数器模块输出中的参考时钟 (refclk) 信号和 M 计数器模块输出中的时钟 (fbclk) 信号被用作供应 PFD 的输入 PFD 的输出与 refclk 和 fbclk 输入之间的相位差异成正比 使用它将 N 计数器输出中的 refclk 信号对齐到时钟 (fbclk) 信号 当参考时钟的下降沿先于时钟的下降沿出现时,PFD 生成一个 "Up" 信号 反之, 当时钟的下降沿先于参考时钟的下降沿时,PFD 生成一个 "Down" 信号 177

178 3. PLL 和时钟网络 电荷泵与环路滤波器 电荷泵与环路滤波器 (CP 和 LF) 使用 PFD 输出, 以生成用于 VCO 的控制电压 电荷泵将来自 PFD 的 Up 或 Down 脉冲转换成电流脉冲 电流脉冲通过一个低通滤波器被过滤到一个驱动 VCO 频率的控制电压 电荷泵 环路滤波器和 VCO 设置决定 ATX PLL 的带宽 锁定检测器 (Lock Detector) 锁定检测器模块会显示参考时钟和时钟相位已对齐 锁定检测器生成一个高电平有效 pll_locked 信号以表明 PLL 被锁定到其输入参考时钟 电压控制振荡器 ATX PLL 中使用的是基于 LC tank 的电压控制振荡器 (VCO) 电荷泵与环路滤波器的输出作为 VCO 的输入 VCO 的输出频率取决于输入控制电压 输出频率根据电荷泵和环路滤波器的输出电压而进行调整 L 计数器 L 计数器对 ATX PLL 生成的差分时钟分频 PLL 的路径中无 L 计数器 M 计数器 M 计数器的输出与 N 计数器的输出频率相同 VCO 频率由如下方程式算得 : VCO freq = 2 * M * 输入参考时钟 /N 其他分频器在达到 M 计数器之前对 VCO 高速串行时钟输出 ( 它达到 M 计数器之前 ) 进行 2 分频 M 计数器支持的分频因子为整数频率综合模式下 8 到 127 的连续范围 多个重配置 Profile ATX PLL IP Parameter Editor Dynamic Reconfiguration 选项卡下, 在 Configuration Profiles 部分, 可使能多个重配置 profile 从而允许多个配置或 ATX PLL IP 的 profile 的参数创建, 存储及分析设置 ATX PLL IP GUI 可以为给定配置生成配置文件 (SystemVerilog,C header 或 MIF) 通过使能多个重配置的 profile 选项,ATX PLL IP Parameter Editor 可同时为全部 profile 生成配置文件 此外, 通过使能简化的重配置文件生成,IP Parameter Editor 在经过内部比较所有 profile 的相应参数设置和识别各种不同后生成一个简化的配置文件 嵌入式重配置流光器 此选项使能一个 一键式 流程以在多个配置或 profile 间进行重配置 需遵循的步骤如下 : 1. 多个重配置 profile 创建 在 ATX PLL IP GUI 中, 为每个使用多重 profile 功能的 profile 创建配置 2. 重配置报告文件 IP GUI 生成的重配置报告文件包含全部已选 profie 的参数和寄存器设置 如果已选择简化的重配置文件项,IP 参数编辑器将对比各 profile 间的设置并生成仅包含各种差别的简化报告文件 3. 在 GUI 中选择 Enable embedded reconfiguration streamer logic 以生成如下文件 : 执行 streaming 所必需的 HDL 文件 178

179 3. PLL 和时钟网络 fpll 各 profile 的单个报告文件与一个具有全部 profile 配置数据 SystemVerilog 封装文件级联以用于配置 ROM 初始化 4. 生成 ATX PLL IP 并通过 AVMM 主端口控制重配置 streamer 5. 如果通过配置 PLL 实现数据更改, 就必须重新校准 PLL 相关链接 校准 ( 第 326 页 ) 每个收发器 bank 中有 2 个 fpll 与 6 个通道, 其中一个位于 bank 的顶部, 另一个位于 bank 的底部 带有 3 个通道的收发器 bank 只有一个 fpll 图 117. fpll 结构图 专用参考时钟管脚参考时钟网络接收器输入管脚另一带有 PLL 级联的 fpll 输出全局时钟或内核时钟 Refclk Multiplexer Input Reference Clock N Counter refclk Up PFD Down fbclk Charge Pump and Loop Filter VCO /2 L Counter /1, 2, 4, 8 M Counter Delta Sigma Modulator /2 C Counter 内核模式中, 用于生成固定频率输出时钟和输入参考时钟相关相位的 fpll, 必须选择 Enable phase alignment( 使能相位对齐 ) 选项 小数分频模式中,fPLL 支持数据率 1 Gbps 到 12.5 Gbps 输入参考时钟 这是 PLL 的专用输入参考时钟源 此输入参考时钟可来自以下时钟源 : 专用参考时钟管脚 参考时钟网络 接收器输入管脚 带有 PLL 级联的另一 fpll 的输出 全局时钟或内核时钟网络 输入参考时钟是一个差分信号 Intel 建议使用专用参考时钟管脚作为输入参考时钟源以获得最佳抖动性能 对于数据率 > 10 Gbps 的协议抖动合规,Intel 建议在同一个三元组中使用专用参考时钟管脚, 并将 fpll 用作输入参考时钟源 器件上电时, 输入参考时钟必须保持稳定并能自由运行从而保证 PLL 正常运行 如果器件上电时参考时钟不可用, 则当参考时钟可用时, 请必须重新校准 PLL 注意 : fpll 校准由 CLKUSR 时钟提供时钟, 该时钟必须稳定并可用于校准处理 请参阅部分了解关于 PLL 校准和 CLKUSR 时钟的详细信息 179

180 3. PLL 和时钟网络 参考时钟多路复用器 refclkmux 从各种可用的参考时钟源选择 PLL 的参考时钟 N 计数器 N 计数器对参考时钟 (refclk)mux 的输出进行分频 N 计数器的分频有助于降低环路带宽或降低相位频率检测器 (PFD) 操作范围内的频率 N 计数器支持从 1 到 32 的分频因子 相位频率检测器 N 计数器模块输出中的参考时钟 (refclk) 信号以及 M 计数器模块输出的时钟 (fbclk) 信号作为 PFD 的输入 PFD 的输出与 refclk 和 fbclk 输入之间的相位差异成正比 PFD 将 fbclk 对齐到 refclk 当参考时钟下降沿先于时钟下降沿出现时,PFD 生成一个 "Up" 信号 反之, 当时钟下降沿先于参考时钟下降沿出现时,PFD 生成一个 "Down" 信号 电荷泵与环路滤波器 (CP + LF) 电荷泵与环路滤波器使用 PFD 输出, 以生成 VCO 的控制电压 电荷泵将 Up / Down 脉冲从 PFD 转换成电流脉冲 电流脉冲经过一个低通滤波器后被过滤成一个用于驱动 VCO 频率的控制电压 电压控制振荡器 fpll 具有一个基于 VCO 的环形振荡器 VCO 将输入控制电压转换成一个可调节的频率时钟 VCO freq =2 * M * 输入参考时钟 /N (N 和 M 是 N 计数器与 M 计数器除数因子 ) L 计数器 L 计数器分频 VCO 时钟输出 当 fpll 作为发送 PLL 运行时,L 计数器的输出通过 X1 时钟线驱动时钟生成块 (CGB) 和 TX PMA M 计数器 M 计数器分频 VCO 的时钟输出 M 计数器可选择任一 VCO 相位 M 计数器和 N 计数器的输出频率一样 整数模式中 M 计数器的范围是 8 到 127, 小数分频模式中为 11 到 123 三角积分调制器 (Delta Sigma Modulator) Delta Sigma Modulator 用于小数分频模式 它不断调制 M 计数器的分频值, 以便 PLL 能够执行小数分频综合 小数分频模式中,M 值如下 : M (integer) + K/2^32, 其中 K 是 fpll IP Parameter Editor 中的小数乘法因子 (K) K 的合法值大于全范围 2^32 的 1%, 小于全范围 2^32 的 99%, 并仅可手动输入到 Quartus Prime 软件 fpll IP Parameter Editor 中 在小数分频模式中配置 fpll 时, 输出频率是准确的 由于 K 值 32-bit 分辨率, 将 7 Ghz VCO 频率转换成 1.63 Hz 步进时, 并不是所有期望的小数分频值都能准确实现 K- 精度模式下 (K < 0.1 或 K > 0.9) 小数分频模式中进行配置时, 锁定信号不可用 C 计数器 fpll C 计数器支持从 1 到 512 的分频因子 180

181 3. PLL 和时钟网络 动态相移 动态相移模块支持在用户模式中调整 C 计数器的相位 小数分频模式下, 动态相移仅可用于 C 计数器 延迟 可配置 C 计数器以选择任何 VCO 相位以及高达 128 个时钟周期的延迟 可动态更改所选择的 VCO 相位 相关链接 CMU PLL 校准 ( 第 326 页 ) 时钟乘法器单元 (CMU)PLL 位于本地每个收发器通道内 通道 PLL 的首要功能是恢复收发器通道中的接收时钟和数据 这种情况下,PLL 被用于时钟和数据恢复 (CDR) 模式 当在 CMU 模式中配置通道 1 或 4 中的通道 PLL 时, 通道 PLL 可驱动其自身通道中的本地时钟生成模块 (CGB), 此后该通道就不能再被用作接收器 收发器通道 1 和通道 4 的 CMU PLL 都可用于驱动同一收发器 bank 内的其它收发器通道 通道 和 5 的 CDR 不能被配置成 CMU PLL 对于低于 6 Gbps 的数据速率, 必须使用本地 CGB 分频器 (TX 本地分频器因子位于收发器 PHY IP 中 TX PMA 选项卡下 ) 图 118. CMU PLL 结构图 User Control (LTR/LTD) Lock to Reference Controller Lock Detector Lock to Reference PLL Lock Status Refclk Multiplexer CP & LF VCO L Counter Output Reference clock network Receiver input pin Input reference clock N Counter refclk Up fbclk PFD Down M Counter 输入参考时钟 CMU PLL 的输入参考时钟可从参考时钟网络或接收器输入管脚获得 输入参考时钟是一个差分信号 对于数据速率 > 10 Gbps 的协议抖动合规,Intel 建议使用与 CMU PLL 相同三元组中的专用参考时钟管脚作为输入参考时钟源 输入参考时钟必须在器件上电时保持稳定并且自由运行, 以实现 PLL 正常操作 如果参考时钟在器件上电时不可用, 就必须在参考时钟可用后重新校准 PLL 请参阅校准部分获得关于 PLL 校准和 CLKUSR 时钟要求的详细信息 注意 : fpll 校准由 CLKUSR 时钟提供时钟, 该时钟必须稳定并可用于校准处理 请参阅校准部分了解 CLKUSR 时钟的详细信息 参考时钟复用器 (Refclk Mux) 181

182 3. PLL 和时钟网络 refclk mux 从各种可用的参考时钟源选择 PLL 的输入参考时钟 N 计数器 N 计数器对 refclk mux 输出进行分频 N 计数器分频有助于降低环路带宽或降低相位频率检测器 (PFD) 操作范围内的频率 可用的分频比率是 1( 旁路 ) 2 4 和 8 相位频率检测器 (PFD) N 计数器模块输出中的参考时钟 (refclk) 信号和 M 计数器模块输出中的时钟 (fbclk) 信号被用作供应 PFD 的输入 PFD 输出与两个输入之间的相位差异成正比 它将输入参考时钟 (refclk) 对齐到时钟 (fbclk) 当参考时钟的下降沿先于时钟的下降沿出现,PFD 生成一个 "Up" 信号 反之, 当时钟的下降沿先于参考时钟的下降沿出现, 则 PFD 生成一个 "Down" 信号 电荷泵与环路滤波器 (CP + LF) 电荷泵与环路滤波器使用 PFD 输出, 以生成 VCO 的控制电压 电荷泵将 "Up"/"Down" 脉冲从 PFD 转换成电流脉冲 电流脉冲经过一个低通滤波器后被过滤成一个用于驱动 VCO 频率的控制电压 电压控制振荡器 (VCO) CMU PLL 具有一个基于 VCO 的环形振荡器 关于 VCO 频率范围, 请参阅数据表 L 计数器 L 计数器对 CMU PLL 生成的差分时钟进行分频 M 计数器 M 计数器用于 PFD 的路径 L 计数器的输出被连接到 M 计数器 L 计数器和 M 计数器的组合分频比率决定 PFD 路径的总分频因子 锁定检测器 (Lock Detector,LD) 锁定检测器显示 CMU PLL 被锁定到所需输出的相位和频率 锁定检测器逻辑异或 (XOR) "Up"/"Down" 脉冲并显示 M 计数器输出和 N 计数器输出相位对齐 参考时钟 (refclk) 和时钟 (fbclk) 被发送到 PCS 的 ppm 检测器模块 为避免频率过高, 有预分频器可可将频率降低 相关链接 校准 ( 第 326 页 ) 3.2. 输入参考时钟源 Cyclone 10 GX Device Datasheet 发送器 PLL 和时钟数据恢复 (CDR) 模块需要一个输入参考时钟源以生成收发器操作所需的时钟 该输入参考时钟必须在器件上电时保持稳定并且自由运行, 以实现正确的 PLL 校准 182

183 3. PLL 和时钟网络 Cyclone 10 GX 收发器 PLL 有 5 个可能的输入参考时钟源, 具体取决于抖动要求 : 专用参考时钟管脚 参考时钟网络 带有 PLL 级联的另一 fpll 输出 接收器输入管脚 全局时钟或内核时钟 (27) 要获得最佳抖动性能,Intel 建议将参考时钟尽可能靠近发送 PLL 放置 对于数据速率 > 10 Gbps 的协议抖动合规, 请将参考时钟管脚置于与发送 PLL 相同的三元组中 以下协议要求将参考时钟放置在与发送 PLL 相同的 bank 中 OC-192 和 10 GPON 注意 : 为获得最佳性能, 建议发送 PLL 的参考时钟来自相同 bank 中的专用参考时钟管脚 图 119. 输入参考时钟源 Reference Clock Network Dedicated refclk pin (2) Input Reference Clock fpll Serial Clock RX pin 2 fpll RX pin 1 RX pin 0 (1) (3) Global or Core Clock 注释 : (1) 可仅选择 3 个 RX 管脚其中之一作为输入参考时钟源 器件同侧上任意 RX 管脚都可用作输入参考时钟 (2) 专用 refclk 管脚仅可用作 ATX 或 fpll 或到参考时钟网络的输入参考时钟源 参考时钟网络可驱动 CMU PLL (3) 另一 PLL 的输出可在 PLL 级联器件作为输入参考时钟源 Cyclone 10 GX 收发器支持 fpll 到 fpll 级联 注意 : 要成功完成校准处理, 驱动 PLL(ATX PLL fpll CDR/CMU PLL) 的参考时钟必须在 FPGA 配置开始时保持稳定并自由运行 否则, 就需要重新校准 相关链接 校准 ( 第 326 页 ) 关于校准过程的更多信息 专用参考时钟管脚 要最小化抖动, 高级发送 (ATX)PLL 和小数分频 PLL(fPLL) 可以直接从参考时钟缓冲器获得输入参考时钟, 而无需通过参考时钟网络 输入参考时钟也被驱动参考时钟网络 (27) 不适用于 CMU 183

184 3. PLL 和时钟网络 图 120. 专用参考时钟管脚 每个收发器 bank 中具有两个专用参考时钟 (refclk) 管脚 底部 refclk 管脚驱动底部 ATX PLL 和 fpll 顶部 refclk 管脚驱动顶部 ATX PLL 和 fpll 包含 4 通道 bank 的专用参考时钟管脚也可以驱动参考时钟网络 fpll1 CH5 CDR PLL Reference Clock Network From PLL Cascading Clock Network CH4 CMU PLL 参考时钟网络 ATX PLL1 CH3 CDR PLL From PLL Feedback and Cascading Clock Network Refclk fpll0 CH2 CDR PLL From PLL Cascading Clock Network ATX PLL0 CH1 CMU PLL CH0 CDR PLL 参考时钟网络 From PLL Feedback and Cascading Clock Network 到 PLL 的输入参考时钟可来自于参考时钟网络或 PLL 和级联时钟网络 Refclk ATX 和 fpll 可接收来自专用 refclk 管脚的输入参考时钟 接收器输入管脚 接收器输入管脚可用作收发器 PLL 的输入参考时钟源, 但不能用于驱动内核架构 接收器输入管脚驱动和级联时钟网络, 从而可以驱动位于器件同侧任意数量的发送器 PLL 当接收器输入管脚被用作输入参考时钟源时, 该通道的时钟数据恢复 (CDR) 块不可用 如图 119 ( 第 183 页 ) 中所显示, 每三个通道中仅有一个 RX 差分管脚对可在任意给定时间用作输入参考时钟源 PLL 级联作为输入参考时钟源 该模式下, 一个 PLL 的输出驱动另一 PLL 的参考时钟输入 PLL 级联可通过单个 PLL 解决方案生成通常无法实现的频率输出 PLL 级联中,PLL 输出被连接到和级联时钟网络 Cyclone 10 GX 器件中的收发器支持 fpll 到 fpll 级联, 且级联链中最多允许两个 fpll 184

185 3. PLL 和时钟网络 注意 : 要成功完成校准处理, 驱动 PLL(ATX PLL fpll CDR/CMU PLL) 的参考时钟必须在 FPGA 配置开始时保持稳定并自由运行 否则, 将需要重新配置 当 fpll 被用作级联 fpll( 下游 fpll) 时, 需要对用户对 fpll 进行重新校准 请参阅 校准 章节中的 用户重校准 部分了解更多信息 相关链接 参考时钟网络 校准 ( 第 326 页 ) 关于校准过程的更多信息 参考时钟网络将参考时钟源全部分配到收发器所在 FPGA 的左侧或右侧 从而支持所有参考时钟管脚驱动器件同侧上的任意发送器 PLL 使用多发送器 PLL 的设计需要相同的参考时钟频率且位于器件的同侧, 并可共享相同的专用参考时钟 (refclk) 管脚 全局时钟或内核时钟作为输入参考时钟 全局时钟或内核时钟可作为 ATX PLL 和 fpll 的输入参考时钟 全局或内核时钟网络直接将时钟路由到 PLL 于是,PLL 参考时钟网络就未被使用 为实现最佳性能, 请使用专用参考时钟管脚或参考时钟网络 3.3. 发送器时钟网络 x1 时钟线 发送器时钟网络将时钟从发送器 PLL 路由到发送器通道 它对发送器通道提供两种类型的时钟 : 高速串行时钟 - 串行器的高速时钟 低速并行时钟 - 串行器和 PCS 的低速时钟 在 bonded 通道配置中, 串行时钟和并行时钟从发送器 PLL 路由到发送器通道 在 non-bonded 通道配置中, 仅串行时钟被路由到发送器通道, 并行时钟在通道中就地生成 要支持各种 bonded 和 non-bonded 时钟配置, 有 4 种类型的发送器时钟网络可用 : x1 时钟线 x6 时钟线 xn 时钟线 X1 时钟线将 PLL 的高速串行时钟输出路由到收发器 bank 中的任意通道 随后由该特定通道的本地时钟生成块 (CGB) 生成低速并行时钟 non-bonded 通道配置使用 x1 时钟网络 x1 时钟线可以由 ATX PLL fpll 驱动, 或者由收发器 bank 内两个通道 PLL( 用作 CMU PLL 时的通道 1 和 4) 其中之一来驱动 185

186 3. PLL 和时钟网络 图 121. x1 时钟线 x1 Network fpll1 Master CGB ATX PLL1 fpll0 Master CGB ATX PLL0 CGB CGB CGB CGB CGB CGB Ch 5 CDR Ch 4 CMU or CDR Ch 3 CDR Ch 2 CDR Ch 1 CMU or CDR Ch 0 CDR x6 时钟线 x6 时钟线在收发器 bank 内路由时钟 x6 时钟线由主 CGB 驱动 主 CGB 仅可由 ATX PLL 或 fpll 驱动 因为 CMU PLL 无法驱动主 CGB, 所以 CMU PLL 无法用于绑定目的 每个收发器 bank 有两个 x6 时钟线, 分别用于每个主 CGB 收发器 bank 中的任意通道都由 x6 时钟线驱动 对于 bonded 配置模式, 使用主 CGB 的低速并行时钟输出, 旁路每个通道中的本地 CGB 对于 non-bonded 配置, 主 CGB 还为每个通道提供高速串行时钟输出, 且无需旁路每个通道中的本地 CGB 186

187 3. PLL 和时钟网络 x6 时钟线还驱动将时钟路由到相邻收发器 bank 的 xn 时钟线 图 122. x6 时钟线 x6 Network x6 Top x6 Bottom CGB Ch 5 CDR CGB Ch 4 Master CGB CGB CMU or CDR Ch 3 CGB CDR Ch 2 CGB CDR Ch 1 Master CGB CGB CMU or CDR Ch 0 CDR xn 时钟线 xn 时钟线跨多收发器 bank 组路由收发器时钟 187

188 3. PLL 和时钟网络 主 CGB 驱动 x6 时钟线,x6 时钟线驱动 xn 时钟线 两条 xn 时钟先 :xn Up 和 xn Down xn Up 时钟线将时钟路由到位于主 CGB 之上的收发器 bank,xn Down 时钟线将时钟路由到位于主 CGB 之下的收发器 bank xn 时钟线可用于 bonded 和 non-bonded 配置 对于 bonded 配置, 使用主 CGB 的低速并行时钟输出, 并旁路每个通道内的本地 CGB 对于 non-bonded 配置, 主 CGB 为每个通道提供高速串行时钟输出 图 123. xn 时钟网络 xn Up xn Down x6 Top x6 Bottom CGB Ch 5 CDR Master CGB1 Master CGB0 CGB CGB CGB CGB CGB Ch 4 CMU or CDR Ch 3 CDR Ch 2 CDR Ch 1 CMU or CDR Ch 0 CDR xn Up xn Down 相关链接 x6/xn 绑定模式实现 ( 第 206 页 ) 188

189 3. PLL 和时钟网络 x6/xn 绑定 ( 第 195 页 ) Cyclone 10 GX 数据表 3.4. 时钟生成模块 Cyclone 10 GX 器件中, 有两种类型的时钟生成块 (CGB): 本地时钟生成块 ( 本地 CGB) 主时钟生成块 ( 主 CGB) 每个发送器通道都有一个本地时钟生成块 (CGB) 对于 non-bonded 通道配置, 由发送 PLL 生成的串行时钟驱动每个通道的本地 CGB 本地 CGB 生成串行器和 PCS 所使用的并行时钟 每个收发器 bank 中有两个独立的主 CGB 主 CGB 的功能性和每个收发器通道内的本地 CGB 相同 可使用 x6 时钟线将主 CGB 的输出路由到收发器 bank 内的其他通道 还可使用 xn 时钟线将主 CGB 的输出路由到其他收发器 bank 中的通道 每个发送器通道具有一个多路复用器, 以从本地 CGB 或主 CGB 选择其时钟源 189

190 3. PLL 和时钟网络 图 124. 时钟生成块和时钟网络 每个收发器通道的本地时钟可以由通过 x1 网络的本地 CGB 提供, 或者通过 x6/xn 网络的主 CGB 提供 例如, 如着红色的路径所示,fPLL 1 驱动 x1 网络, 随后驱动主 CGB 主 CGB 之后驱动将时钟路由到本地通道的 x6 时钟网络 又如着蓝色的路径所示,ATX PLL 0 也可以驱动 x1 时钟网络, 并可直接驱动一个通道的本地 CGB 这样, 低速并行时钟由本地 CGB 生成 x1 Network xn Up xn Down x6 Top x6 Bottom fpll 1 CGB Ch 5 ATX PLL 1 CGB CDR Ch 4 fpll 0 ATX PLL 0 Master CGB1 CGB CGB CMU or CDR Ch 3 CDR Ch 2 Transceiver Bank CDR CGB Ch 1 Master CGB0 CGB CMU or CDR Ch 0 CDR 3.5. FPGA 架构 - 收发器接口时钟 FPGA 架构 - 收发器接口包含从 FPGA 架构到收发器的时钟信号和从收发器到 FPGA 架构的时钟信号 这些时钟信号使用 FPGA 内核中的全局 (GCLK), 区域 (RCLK) 和外设 (PCLK) 时钟网络 如果将全局信号设置为 Off, 则不会选择上述时钟网络 相反, 会直接从收发器和 FPGA 架构间的本地路由中进行选择 190

191 3. PLL 和时钟网络 发送器通道将并行输出时钟 tx_clkout 转发到 FPGA 架构, 以便对发送器数据和控制信号提供时钟 接收器通道将并行输出时钟 rx_clkout 转发到 FPGA 架构, 以便对从接收器到 FPGA 架构的数据和状态信号提供时钟 基于接收器通道配置, 并行输出时钟会从接收器串行数据或 rx_clkout 时钟恢复 ( 不带有速率匹配器的配置中 ) 或从 tx_clkout 时钟恢复 ( 带有速率匹配器的配置中 ) 图 125. FPGA 架构 - 收发器接口时钟 Transmitter PMA Transmitter Standard PCS FPGA Fabric tx_serial_data rx_serial_data Receiver PMA CDR Parallel Clock (From Clock Divider) Serializer Deserializer Parallel Clock (Recovered) tx_clkout tx_pma_div_clkout Receiver Standard PCS Word Aligner TX Bit Slip rx_clkout tx_clkout PRBS Verifier PRBS Generator Rate Match FIFO 8B/10B Encoder 8B/10B Decoder /2, /4 /2, /4 Byte Serializer rx_pma_div_clkout Byte Deserializer TX FIFO RX FIFO tx_coreclkin tx_clkout rx_coreclkin rx_clkout or tx_clkout Clock Generation Block (CGB) Clock Divider CMU PLL / ATX PLL / fpll Serializer /66 Parallel and Serial Clocks Serial Clock /40 /33 Input Reference Clock tx_pma_div_clkout /2 Serial Clock tx_clkout (from CGB) 并行时钟串行时钟并行和串行时钟 Deserializer /66 /40 /33 /2 CDR Recovered Clock rx_pma_div_clkout rx_clkout tx_clkout 和 rx_clkout 的分频版分别可用作 tx_pma_div_clkout 和 rx_pma_div_clkout tx_pma_div_clkout 和 rx_pma_div_clkout 的输出频率可以为下列的其中之一 : 分别对应 tx_clkout 或 rx_clkout 的分频版, 其中可用的分频比率为 1 和 2 串行器时钟的分频版, 其中可用的分频比率为 和

192 3. PLL 和时钟网络 可使用这些时钟通过在双宽度模式下操作 TX 和 RX FIFO 来满足内核时序, 因此可将 PCS 处到 / 从 FPGA 接口所需的时钟频率减少一半 使用强化 PCS Gearbox 时, 这些时钟也可用于对 TX 和 RX FIFO 的内核侧提供时钟 例如, 如果使用比率为 66:40 的 Enhanced PCS Gearbox, 则可使用分频比率为 33 的 tx_pma_div_clkout 对 TX FIFO 的写入侧提供时钟, 以取代使用 PLL 生成所需的时钟频率, 或使用一个外部时钟源 3.6. 发送器数据通路接口时钟 由 PLL 生成的时钟被用于为通道 PMA 和 PCS 块提供时钟 该时钟体系结构与用于标准 PCS 和强化型 PCS 的不同 图 126. 发送器标准 PCS 和 PMA 时钟 主或本地 CGB 对发送器 PMA 的串行器提供高速串行时钟, 且对发送器 PCS 提供低速并行时钟 Transmitter PMA Transmitter Standard PCS FPGA Fabric TX FIFO Byte Serializer 8B/10B Encoder TX Bit Slip Serializer tx_serial_data PRBS Generator tx_coreclkin tx_clkout tx_pma_div_clkout /2, /4 tx_clkout From Receiver Standard PCS Clock Generation Block (CGB) 并行时钟 Clock Divider ATX PLL CMU PLL fpll 串行时钟 并行和串行时钟 Parallel and Serial Clock Serial Clock Input Reference Clock 在 Standard PC 中, 对于不使用字节串行器的配置, 并行时钟用于所有模块都使用并行时钟直到 TX 相位补偿 FIFO 的读取侧 对于使用字节串行器模块的配置, 字节串行器和 TX 相位补偿 FIFO 的读取侧使用由 2 或 4 分频的时钟 时钟 ( 曾用于对 TX 相位补偿 FIFO 的读取侧提供时钟 ) 也被转发到 FPGA 架构, 以在 FPGA 架构和收发器之间提供一个接口 如果转发到 FPGA 架构的 tx_clkout 被用于对相位补偿 FIFO 的写入侧提供时钟, 则 FIFO 两侧频率差为 0 ppm, 因为使用的时钟相同 如果使用异于 tx_clkout 的时钟对相位补偿 FIFO 的写入端提供时钟, 则必须确保所提供的时钟相对于 tx_clkout 具有 0 ppm 频率差 192

193 3. PLL 和时钟网络 图 127. 发送器强化型 PCS 和 PMA 时钟主 CGB 或本地 CGB 对发送器 PMA 的串行器提供串行时钟, 并对发送器 PCS 提供并行时钟 Transmitter PMA Transmitter Enhanced PCS FPGA Fabric tx_serial_data Serializer TX Gearbox Interlaken Disparity Generator Scrambler 64B/66B Encoder and TX SM Interlaken CRC32 Generator Interlaken Frame Generator Enhanced PCS TX FIFO TX Data & Control Parallel Clock PRBS Generator PRP Generator tx_clkout tx_coreclkin tx_pma_div_clkout Clock Generation Block (CGB) Clock Divider ATX PLL fpll CMU PLL 并行时钟 串行时钟 并行时钟和串行时钟 Parallel and Serial Clocks Serial Clock Input Reference Clock Enhanced PCS 中, 所有模块使用并行时钟直到 TX 相位补偿 FIFO 的读取侧 在 bonded 配置中所有通道的时钟都被转发 您可选择 tx_clkout[0] 作为内核中 TX 逻辑的时钟源 对于强化型 PCS, 发送器 PCS 将以下时钟转发到 FPGA 架构 : tx_clkout 用于 non-bonded 和 bonded 配置中的每个发送器通道 在 bonded 配置中, 可根据您的内核时序要求使用任何 tx_clkout 可以使用下列方法之一对发送器数据路径接口提供时钟 : Quartus Prime 所选发送器数据通路接口时钟 用户所选发送器数据通路接口时钟 3.7. 接收器数据路径接口时钟 每通道的 PMA 中的 CDR 模块将串行时钟从输入数据恢复 CDR 模块还会对已恢复的串行时钟进行分频, 以生成恢复并行时钟 恢复串行和恢复并行时钟被解串器使用 接收器 PCS 基于接收器通道的配置可使用以下时钟 : 来自 PMA 中 CDR 的已恢复并行时钟 来自时钟分频器且由该通道发送器 PCS 所使用的并行时钟 对于使用字节解串器模块的配置, 字节解串器和 RX 相位补偿 FIFO 的写入侧使用以 2 或 4 分频的时钟 193

194 3. PLL 和时钟网络 图 128. 接收器标准 PCS 和 PMA 时钟 Receiver PMA Receiver Standard PCS FPGA Fabric rx_serial_data CDR Deserializer 并行时钟 ( 已恢复 ) Word Aligner rx_clkout Rate Match FIFO 8B/10B Decoder Byte Deserializer RX FIFO rx_coreclkin 并行时钟 ( 来自时钟分频器 ) tx_clkout PRBS Verifier /2, /4 rx_pma_div_clkout rx_clkout or tx_clkout 并行时钟 串行时钟 并行和串行时钟 Clock Generation Block (CGB) Clock Divider Parallel and Serial Clock Serial Clock ATX PLL CMU PLL fpll 使用标准 PCS 通道的所有配置中接收器数据路径接口时钟和 RX 相位补偿 FIFO 读取侧的时钟间的相位差为 0 ppm 图 129. 接收器强化型 PCS 和 PMA 时钟 Receiver PMA Receiver Enhanced PCS rx_pma_div_clkout FPGA Fabric rx_serial_data CDR Deserializer RX Gearbox Block Synchronizer Interlaken Disparity Checker Descrambler Interlaken Frame Sync 64B/66B Decoder and RX SM Interlaken CRC32 Checker Enhanced PCS RX FIFO PRBS Verifier PRP Verifier rx_coreclkin rx_clkout 10GBASE-R BER Checker Parallel Clock Serial Clock Parallel and Serial Clock 接收器 PCS 将下列时钟转发到 FPGA 架构 : rx_clkout 未使用匹配器时用于每个接收器通道 rx_clkout 使用匹配器时用于每个接收器通道 可使用下列方法之一对接收器数据路径接口提供时钟 : Quartus Prime 所选接收器数据通路接口时钟 用户所选接收器数据路径接口时钟 相关链接 未使用或空闲时钟线要求 ( 第 195 页 ) 关于设计中未使用或空闲收发器时钟线的更多信息 194

195 3. PLL 和时钟网络 3.8. 未使用 / 空闲时钟线要求 3.9. 通道绑定 如果器件上电到正常操作状态但并未被配置, 则未使用的或空闲收发器时钟线会降级 此问题还会影响将通过动态重配置或新的器件编程文件配置收发器通道以在之后使用空闲时钟线的设计 受影响的时钟线是未使用的空闲接收器 (RX) 串行时钟线 有效 RX 串行时钟线和非收发器电路不受此问题影响 为避免性能下降, 只要器件上电到正常运行状态就可对其进行配置 对于空闲收发器 RX 通道, 请按照如下链接中所述的约束编译设计 必须为 CLKUSR 管脚分配一个 MHz 时钟 至于已使用收发器 TX 和 RX 通道, 请勿反复置位模拟复位信号 相关链接 未使用的收发器通道设置 ( 第 352 页 ) 关于设计中未使用或空闲收发器时钟线的更多信息 说明了 qsf 文件中未使用或空闲收发器时钟线约束 对于 Cyclone 10 GX 器件, 有两种绑定模式可用 : PMA 绑定 PMA 和 PCS 绑定 相关链接 PMA 绑定 收发器通道复位 ( 第 212 页 ) 请参阅复位收发器通道章节中的 Bonded PCS 和 PMA 通道的时序约束部分了解详细信息 PMA 绑定可减少 PMA 通道间的偏斜 PMA 绑定中, 仅对收发器数据路径中的 PMA 部分进行偏斜补偿, 而 PCS 部分无偏斜补偿 Cyclone 10 GX 器件中, 有两个 PMA 绑定方案 : x6/xn 绑定 x6/xn 绑定 PLL 补偿绑定 以上两种情况下, 被绑定组中的通道不需要连续放置 在 x6/xn 绑定模式中, 使用单个发送 PLL 驱动多个通道 195

196 3. PLL 和时钟网络 如下步骤阐述 x6/xn 绑定过程 : 1. ATX PLL 或 fpll 生成一个高速串行时钟 2. PLL 通过 x1 时钟网络将高速串行时钟通过驱动到主 CGB 3. 主 CGB 将高速串行和低速并行时钟驱动到 x6 时钟网络中 4. x6 时钟网络驱动用于相同收发器 bank 内收发器通道的 TX 时钟多路复用器 每个收发器通道中的本地 CGB 被旁路 5. 要驱动相邻收发器 bank 中的通道,x6 时钟网络驱动 xn 时钟网络 xn 时钟网络驱动用于这些相邻收发器中收发器通道的 TX 时钟复用器 相关链接 xn 时钟线 ( 第 187 页 ) PLL 补偿绑定 Cyclone 10 GX 器件数据表 在 PLL 补偿绑定中, 基于 4 通道或 6 通道收发器 bank 的物理位置, 通道被划分成 bonded 组 相同 6 通道收发器 bank 中的所有通道被分配到相同的 bonded 组 PLL 补偿绑定中, 每个 bonded 组由其自己的高速串行或低速并行时钟集驱动 每个 bonded 组有其自己的 PLL 和主 CGB 为保持相同的相位关系, 用于不同组的 PLL 和主 CGB 需共享相同参考时钟 如下步骤阐述 PLL 补偿绑定过程 : 1. 相同输入参考时钟驱动每个 3 通道或 6 通道收发器 bank 中的本地 PLL 2. 绑定组的本地 PLL 驱动主 CGB 3. 主 CGB 驱动 x6 时钟线 主 CGB 通过 x6 时钟网络驱动绑定组中的收发器通道 4. 主 CGB 的并行输出是 PLL 的输入 5. 该模式中, 所有通道都被相位对齐到相同的输入参考时钟 PLL 补偿绑定相比 x6/xn 绑定模式的优点 无数据率限制 用于 PLL 补偿绑定的 x6 时钟网络可运行至所用器件的最大数据率 PLL 补偿绑定相比 x6/xn 绑定模式的缺点 与 x6/xn 绑定相比, 使用更多资源 每个收发器 bank 使用 1 个 PLL 和 1 个主 CGB 导致较 x6/xn 绑定更高的功耗 较 x6/xn 邦更高的偏斜 每个收发器 bank 之间的参考时钟偏斜高于 x6/xn 绑定中因 xn 时钟网络产生的偏斜 由于 PLL 的时钟来自主 CGB 而非 PLL, 因而 PLL 补偿绑定模式具有参考时钟限制 PLL 的 N 计数器 ( 参考时钟分频器 ) 被旁路, 从而导致 1 个给定数据率仅有 1 个有效参考时钟频率 补偿绑定仅支持整数模式 注意 : 要最小化 PLL 补偿绑定的参考时钟偏斜, 请使用靠近 bonded 组中心的参考时钟输入 196

197 3. PLL 和时钟网络 x6/xn 绑定相比 PLL 补偿绑定的优势 相比 PLL 补偿绑定,x6/xN 使用较少资源 且仅需 1 个 PLL 和 1 个主 CGB 可驱动 bonded 组中的所有通道 x6/xn 较 PLL 补偿绑定具有更低偏斜 相关链接 PLL 补偿绑定模式的实现 ( 第 207 页 ) PMA 和 PCS 绑定 PMA 和 PCS 绑定减低一组通道内 PMA 和 PCS 输出间的偏斜 对于 PMA 绑定, 既可使用 x6/xn 也可使用 PLL 补偿绑定 对于 PCS 绑定, 使用 PCS 内部专用硬件将 bonded 组内的控制信号偏斜对齐 图 130. PMA 和 PCS 绑定 Starting Delay (Cycles) Distribution Delay (Cycles) 2 4 Slave PCS Channel PMA 4 2 Slave PCS Channel PMA 6 0 Master PCS Channel PMA 4 2 Slave PCS Channel PMA 2 4 Slave PCS Channel PMA 0 6 Slave PCS Channel PMA 对于 PMA 和 PCS 绑定, 使用主和从通道概念 bonded 组中的 1 个 PCS 通道被选作主通道, 所有其他通道为从通道 为确保所有通道在相同状态下同时开始发送数据, 主通道生成一个开始条件 该条件被发送到所有从通道 此开始条件的信号分配会引起两个并行时钟周期延迟 因为该信号循序通过每个 PCS 通道, 所以每通道都会增加此延迟 根据每个从通道到主通道的距离对每个从通道使用的开始条件进行延迟补偿 这样所有通道就可在相同时钟周期开始 收发器 PHY IP 自动选择中间通道为主 PCS 通道 这样便可最小化 bonded 组的总启动延迟 对于 PLL 补偿绑定, 如果主 PCS 通道被布局在 bonded 组中间, 则可绑定同侧的所有通道 197

198 3. PLL 和时钟网络 注意 : 由于 PMA 和 PCS 绑定信号通过每个 PCS 块, 因此必须将 PMA 和 PCS bonded 组连续放置 对专用 RX 串行输入和 TX 串行输出进行管脚约束时, 需要保持该通道顺序 ( 例如 : 用于 GXBR4D_TX_CH0p 和 GXBR4D_TX_CH0n TX 串行输出的 PIN_BC7 和 PIN_BC8 for ) 通道需由下至上逆序排放 进行管脚分配时, 调换通道顺序会导致错误 通道绑定方案选择 偏斜计算 Cyclone 10 GX 器件中, 为硬 PCS 模块明确支持的 bonded 协议选择 PMA 和 PCS 绑定 例如, PCI Express 和 SFI-S 当硬 PCS 块未明确支持 1 种绑定协议时, 选择仅 PMA 绑定 例如, 对于 Interlaken 协议, 使用仅 PMA 绑定, 以及 FPGA 架构中实现的软 PCS 绑定 IP 计算通道间最大偏斜, 请使用如下参数 : PMA 到 PCS 数据路径接口宽度 (S) 每通道 FIFO 复位 (N) 解除置位时并行时钟周期数的最大差异 要计算通道偏斜, 需要考虑如下情形 : Non-bonded 该情况下,PMA 和 PCS 为 non-bonded 偏斜范围从 0 UI 到 [(S-1) + N*S] UI 使用 x6 / xn 时钟网络的 PMA 绑定 该情况下,PCS 为 non-bonded 偏斜范围从 [0 到 (N*S)] UI + x6/xn 时钟偏斜 使用 PLL 补偿时钟网络的 PMA 绑定 该情况下,PCS 为 non-bonded 偏斜范围从 [0 到 (N*S)] UI +( 参考时钟偏斜 )+(x6 时钟偏斜 ) 使用 x6 / xn 时钟网络的 PMA 和 PCS 绑定 Skew( 偏斜 ) = x6 / xn 时钟偏斜 使用 PLL 补偿时钟网络的 PMA 和 PCS 绑定 Skew =( 参考时钟偏斜 )+(x6 时钟偏斜 ) PLL 和级联时钟网络 PLL 和级联时钟网络跨越器件的整侧, 并用于 PLL 补偿绑定和 PLL 级联 198

199 3. PLL 和时钟网络 图 131. PLL 和级联时钟网络 Transceiver Bank fpll1 C Connection (1) PLL Feedback and Cascading Clock Network fbclk refclk ATX PLL 1 refclk Connection (3) fbclk Master CGB1 Connection (4) fpll0 C Bidirectional Tristate Buffer ( 双向三态缓冲器 ) refclk fbclk Connection (2) ATX PLL 0 refclk fbclk Master CGB0 Bidirectional Tristate Buffer 图例 refclk 时钟线 fbclk 时钟线 C, M 和 CGB 输出 PLL 级联 PLL 补偿绑定 要支持 PLL 补偿绑定和 PLL 级联, 存在以下的连接 : 1. fpll 的 C 计数器输出驱动 feedback and cascading clock( 和级联时钟 ) 网络 2. feedback and cascading clock 网络驱动所有 PLL 的 feedback clock 输入 3. feedback and cascading clock 网络驱动所有 PLL 的 reference clock 输入 4. master CGB s parallel clock output( 主 CGB 的并行时钟输出 ) 驱动 feedback and cascading clock 网络 199

200 3. PLL 和时钟网络 对于 PLL 级联, 连接 (1) 和 (3) 用于将一个 PLL 的输出连接到另一 PLL 的参考时钟输入 Cyclone 10 GX 器件中的收发器支持 fpll 到 fpll 级联链中最多仅允许两个 PLL 注意 : 当 fpll 用作级联 fpll( 下游 fpll) 时,fPLL 上需要进行用户重新校准 请参阅 校准 章节中 用户重新校准 小节了解更多信息 对于 PLL 补偿绑定, 连接 (2) 和 (4) 用于将主 CGB 的并行时钟输出连接到 PLL 时钟输入端口 可使用 PLL 补偿绑定替代 xn 绑定 PLL 补偿和 xn 绑定配置间的主要区别在于, 对于 PLL 补偿,bonded 接口被分解到收发器 bank 内 6 个 bonded 通道的较小组 每个收发器 bank (ATX PLL 或 fpll) 内的 PLL 用作发送 PLL 且所有发送 PLL 共享相同输入参考时钟 在 xn 绑定配置中, 每个 bonded 组使用 1 个 PLL 在 PLL 补偿绑定中, 每个被 bonded 组跨过的收发器 bank 使用一个 PLL 除了收发器通道和 PLL 的自然数据率限制外,PLL 补偿绑定中无数据率限制 对于补偿绑定, 低速并行时钟必须和 PLL 的参考时钟的频率相同 fpll 驱动内核 可使用 fpll 驱动 FPGA 架构 为确保输入参考时钟和 fpll 输出时钟之间的相位对齐, 需要在整数模式下配置 fpll 进行动态重配置时, 请参考下图 图 132. 小数和非相位对齐 refclk N Counter PFD VCO /2 L Counter fpll M Counter /2 Phase Multiplexer C Counters 图 133. 整数和相位对齐 refclk N Counter PFD VCO /2 L Counter fpll M Counter /2 Phase Multiplexer C Counters PLL Feedback Clock Network 200

201 3. PLL 和时钟网络 图 134. 整数模式相位对齐和外部 pm_iqtxrx_t[5:0] fpll C fpll_t_iqtxrxclk refclk pm_iqtxrxclk_top[5:0] 6 fbclk pm_iqtxrxclk_top[3:0] 4 PMA_RX_CLK PMA_TX_CLK RX pin (1) Ch5 fbclk ch5_iqtxrxclk_2 pm_iqtxrxclk_top[5:0] 4 PMA_RX_CLK PMA_TX_CLK RX pin (1) refclk pm_iqtxrxclk_top[3:0] ch5_iqtxrxclk_5 6 PMA_RX_CLK PMA_TX_CLK RX pin (1) Ch4 fbclk ch4_iqtxrxclk_4 pm_iqtxrxclk_top[5:0] 4 PMA_RX_CLK PMA_TX_CLK RX pin (1) refclk pm_iqtxrxclk_top[3:0] ch4_iqtxrxclk_4 6 PMA_RX_CLK PMA_TX_CLK RX pin (1) Ch3 fbclk ch3_iqtxrxclk_0 pm_iqtxrxclk_top[5:0] 4 ATX PLL 1 PMA_RX_CLK PMA_TX_CLK RX pin (1) refclk pm_iqtxrxclk_top[3:0] ch3_iqtxrxclk_5 6 M lc_t_iqtxrxclk refclk pm_iqtxrxclk_top[5:0] 6 fbclk pm_iqtxrxclk_top[3:0] 4 Master CGB 1 注释 : (1) RX 管脚用作参考时钟 相关链接 用户重新校准 ( 第 335 页 ) PLL 级联实现 ( 第 210 页 ) 201

202 3. PLL 和时钟网络 PLL 和时钟网络的使用 Cyclone 10 GX 器件中,Native PHY IP 核未集成 PLL 所以必须单独例化 PLL IP 核 不同于以前的器件系列,PLL 合并不再由 Quartus Prime 执行 从而在设计过程中获得更高的控制性, 透明度和灵活性 具体表现为可指定通道配置和 PLL 用途 相关链接 PLL 和时钟网络 ( 第 174 页 ) Non-bonded 配置 Non-bonded 配置中, 仅高速串行时钟从发送器 PLL 路由到发送器通道 低速并行时钟由收发器通道中的本地时钟生成模块 (CGB) 生成 对于 non-bonded 配置, 因为通道之间无关联, 且路径位于 PLL, 所以无法计算通道间的偏斜 此外, 不会对时钟网络产生的偏斜进行补偿 单通道 x1 non-bonded 配置的实现 在 1 non-bonded 配置中,PLL 源位于收发器 bank, 且 x1 时钟网络被用于分配从 PLL 到发送器通道的时钟 对于单通道设计, 使用 PLL 对收发器通道提供时钟 图 135. 单通道 x1 non-bonded 配置的 PHY IP 核和 PLL IP 核连接实例 Transceiver PLL Instance (5 GHz) PLL Native PHY Instance (1 CH Non-Bonded 10 Gbps) TX Channel 要实现该配置, 请例化 1 个 PLL IP 核和 1 个 PHY IP 核并将它们如上图所示连接起来 实现单通道 x1 non-bonded 配置的步骤 1. 对设计中需要使用的 PLL IP 核 (ATX PLL fpll 或 CMU PLL) 进行例化 2. 使用 IP Parameter Editor 配置 PLL IP 核 对于 ATX PLL IP 核, 不要包含 Master CGB 对于 fpll IP 核, 请将 PLL 操作模式设置为 direct 对于 CMU PLL IP 核, 请指定参考时钟和数据速率 不需要特殊配置规则 3. 使用 IP Parameter Editor 配置 Native PHY IP 核 将 Native PHY IP Core TX Channel bonding mode 设置为 Non Bonded 4. PLL IP 核连接到 Native PHY IP 核 将 PLL 的 tx_serial_clk 输出端口连接到相应的 Native PHY IP 核 tx_serial_clk0 输入端口 该端口表示通道的本地 CGB 的输入 PLL 的 tx_serial_clk 表示由 PLL 生成的高速串行时钟 多通道 x1 non-bonded 配置的实现 该配置是 x1 non-bonded 情况的扩展 如下实例中,10 个通道连接到两个 PLL IP 核实例 需要两个 PLL 实例是因为使用 x1 时钟网络的 PLL 只能跨相同收发器 bank 中的 6 个通道 而第二个 PLL 实例需要对其余 4 个通道提供时钟 202

203 3. PLL 和时钟网络 由于 10 个通道未被 bonded 且相互之间不相关, 因此可对第二个 PLL 实例使用一个不同的 PLL 类型 也可使用两个以上 PLL IP 核并且使用不同 PLL 驱动各个通道 如果某些通道运行于不同的数据速率, 则需要使用不同的 PLL 驱动各通道 图 136. 多通道 x1 non-bonded 配置的 PHY IP 核和 PLL IP 核连接 Transceiver PLL Instance (5 GHz) fpll Native PHY Instance (10 CH Non-Bonded 10 Gbps) TX Channel TX Channel TX Channel TX Channel Transceiver PLL Instance (5 GHz) fpll TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel 图例 : TX 通道位于相同收发器 bank TX 通道位于相邻收发器 bank 实现多通道 x1 non-bonded 配置的步骤 1. 选择要在设计中例化的 PLL IP 核 (ATX PLL fpll 或 CMU PLL) 并例化 PLL IP 核 2. 使用 IP Parameter Editor 配置 PLL IP 核 对于 ATX PLL IP 核, 请不要包含主 CGB 如果您的设计使用 ATX PLL IP 核, 并且多于 6 个通道, 则不适合选择 x1 Non-Bonded 配置选项 使用 ATX PLL IP 核和 Native PHY IP 核中 6 个以上通道时, 需选择多通道 xn Non-Bonded 或多通道 x1/xn Non-Bonded 配置 请参阅图 137 ( 第 204 页 ) 多通道 xn Non-Bonded 配置实现部分或图 138 ( 第 205 页 ) 多通道 x1/xn Non-Bonded 实例 对于 fpll IP 核, 请将 PLL 操作模式设置为 direct 对于 CMU PLL IP 核, 请指定参考时钟和数据速率 无需特殊配置规则 3. 使用 IP Parameter Editor 配置 Native PHY IP 内核 将 Native PHY IP core TX Channel bonding mode 设置为 Non-Bonded 根据设计要求设置通道数 在该实例中, 通道数被设置为 创建一个顶层封装以将 PLL IP 核连接到 Native PHY IP 核 203

204 3. PLL 和时钟网络 PLL IP 核的 tx_serial_clk 输出端口代表高速串行时钟 Native PHY IP 核具有 10 个 ( 本实例中 )tx_serial_clk input 端口 每个端口与收发器通道的本地 CGB 的输入相对应 如上图所示, 请将首 6 个 tx_serial_clk input 连接到第一个收发器 PLL 实例 将其余 4 个 tx_serial_clk input 连接到第二个收发器 PLL 实例 多通道 xn non-bonded 配置实现 使用 xn non-bonded 配置会减少 PLL 资源以及所使用参考时钟源的数量 图 137. 多通道 xn non-bonded 配置的 PHY IP 核和 PLL IP 核连接 本实例中, 使用相同 PLL 跨两个收发器 bank 驱动 10 个通道 Transceiver PLL Instance (5 GHz) ATX PLL x1 Master CGB x6 Native PHY Instance (10 CH Non-Bonded 10 Gbps) TX Channel TX Channel TX Channel xn TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel 图例 : TX 通道位于相同收发器 bank TX 通道位于相邻收发器 bank 实现多通道 xn non-bonded 配置的步骤 1. 可使用 ATX PLL 或 fpll 进行多通道 xn non-bonded 配置 由于 CMU PLL 不能驱动主 CGB, 因此本实例中只可使用 ATX PLL 或 fpll 2. 使用 IP Parameter Editor 配置 PLL IP 核 使能 Include Master Clock Generation Block 3. 使用 IP Parameter Editor 配置 Native PHY IP 核 将 Native PHY IP core TX Channel bonding mode 设置为 Non-Bonded 按照设计要求设置通道数 本实例中, 通道数设置为 创建一个顶层封装以将 PLL IP 核连接到 Native PHY IP 核 204

205 3. PLL 和时钟网络 这种情况下,PLL IP 核具有 mcgb_serial_clk 输出端口 并代表 xn 时钟线 Native PHY IP 核具有 10 个 ( 本实例中 )tx_serial_clk input 端口 每个端口与收发器通道的本地 CGB 的输入相对应 如上图所示, 连接 PLL IP 核的 mcgb_serial_clk 输出端口到 Native PHY IP 核的 10 个 tx_serial_clk input 端口 图 138. 多通道 x1/xn non-bonded 实例 ATX PLL IP 核具有一个 tx_serial_clk 输出端口 可选择性将该端口用于和 PLL 相同收发器 bank 内的 6 个通道提供时钟 这些通道由 x1 网络提供时钟 收发器 bank 外的其余 4 个通道由 xn 时钟网络提供时钟 Transceiver PLL Instance (5 GHz) ATX PLL x1 Native PHY Instance (10 CH Non-Bonded 10 Gbps) TX Channel CGB xn TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel 图例 : TX 通道位于相同收发器 bank TX 通道位于相邻收发器 bank Bonded 配置 在 bonded 配置中, 高速串行和低速并行时钟从发送器 PLL 路由到发送器通道 这种情况下, 每个通道中的本地 CGB 被旁路并且由主 CGB 生成的并行时钟对网络提供时钟 绑定配置中, 将通道间收发器时钟偏斜最小化 使用绑定配置进行通道绑定以实现协议, 如,PCIe 和 XAUI 205

206 3. PLL 和时钟网络 x6/xn 绑定模式实现 图 139. x6/xn 绑定模式的 PHY IP 核和 PLL IP 核连接 Transceiver PLL Instance (5 GHz) Native PHY Instance (10 CH x6/xn Bonding 10 Gbps) ATX PLL x1 Master CGB x6 x6 x6 x6 x6 xn xn xn xn xn xn TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel TX Channel 图例 : TX 通道位于相同收发器 bank TX 通道位于相邻收发器 bank 实现 x6/xn bonded 配置的步骤 1. 可例化 ATX PLL 或 fpll 进行 x6/xn bonded 配置 由于 CMU PLL 不能驱动 Master CGB, 因此只可使用 ATX PLL 或 fpll 进行 bonded 配置 2. 使用 IP Parameter Editor 配置 PLL IP 核 使能 Include Master Clock Generation Block 和 Enable bonding 时钟输出端口 3. 使用 IP Parameter Editor 配置 Native PHY IP 核 将 Native PHY IP core TX Channel bonding mode 设置为 PMA bonding 或 PMA/PCS bonding 按照设计所需设置通道数 本实例中, 通道数设置为 创建一个顶层封装以将 PLL IP 核连接到 Native PHY IP 核 206

207 3. PLL 和时钟网络 该情况下,PLL IP 核具有宽度 [5:0] 的 tx_bonding_clocks 输出总线 Native PHY IP 核的 tx_bonding_clocks 输入总线宽度为 [5:0] 乘以收发器通道数 ( 本实例中为 10 个通道 ) 对于 10 通道, 总线宽度为 [59:0] 注意 : 连接 tx_bonding_clocks 时, 悬空 pll_ref_clk open 以避免任何 Quartus Prime 软件的装配错误 通过复制 PLL[5:0] 的输出获得通道数目从而将 PLL IP 核连接到 PHY IP 核 对于 10 通道, 输入端口连接的 Verilog 语句是.tx_bonding_clocks ({number_of_channels{tx_bonding_clocks_output}}) 注意 : 尽管上述结构图看起来与 10 通道的 non-bonded 配置实例类似, 但收发器通道上的时钟输入端口旁路 x6/xn bonding 配置中的本地 CGB 当 Native PHY channel bonding mode 设置成 Bonded 时, 就使用此内部连接 图 140. x6/xn 绑定模式 内部通道连接 (1) CGB Ch 2 CDR (1) (1) CGB CGB Ch 1 CDR Ch 0 CDR 相关链接 注释 : (1) 绑定模式下时钟输入端口旁路本地 CGB xn 时钟线 ( 第 187 页 ) 关于 xn 时钟网络跨度的信息 PLL 补偿绑定模式的实现 在该绑定模式中,xN 绑定模式的通道跨度限制被移除 通过将所有通道划分成多个绑定组而实现 207

208 3. PLL 和时钟网络 图 141. PLL 补偿绑定的 PHY IP 核和 PLL IP 核连接 Transceiver PLL Instance (5 GHz) Native PHY Instance (10 CH Bonded 10 Gbps) fpll CGB x6 TX Channel Feedback Clock TX Channel TX Channel TX Channel Reference clock fpll Transceiver PLL Instance (5 GHz) CGB x6 TX Channel TX Channel TX Channel Feedback Clock TX Channel TX Channel TX Channel 图例 : TX 通道位于相同收发器 bank TX 通道位于相邻收发器 bank 数据速率受 x6 网络速度限制 使用 PLL 补偿绑定的缺点在于会消耗较多 PLL 资源 每个收发器 bank 消耗一个 PLL 和一个主 CGB PLL 补偿绑定模式中,N 计数器 ( 参考时钟分频器 ) 被旁路, 以确保绑定组中 PLL 间的参考时钟偏斜最小化 因为 N 计数器被旁路, 所以 PLL 参考时钟对于任何给定的数据速率都有一个固定值 PLL IP Core Parameter Editor 窗口的 PLL reference clock frequency 下拉菜单中显示所需的数据速率 实现一个 PLL 补偿绑定配置的步骤 1. 例化要在设计中使用的 PLL IP 核 (ATX PLL 或 fpll) 因为 CMU PLL 不能驱动主 CGB, 所以本实例中仅可使用 ATX PLL 或 fpll 2. 使用 IP Parameter Editor 配置 PLL IP 核 208

209 3. PLL 和时钟网络 如果使用 ATX PLL, 需进行下列配置设置 : Master Clock Generation Block Tab 下 使能 Include Master Clock Generation Block 选择 ON, 开启 Enable Bonding Clock output ports 选择 ON, 开启 Enable feedback compensation bonding Dynamic Reconfiguration Tab 下 选择 ON, 开启 Enable dynamic reconfiguration 如果使用 fpll, 需要进行下列配置设置 : PLL Tab 下 将 PLL Feedback type 设置为 feedback compensation bonding Master Clock Generation Block Tab 下 选择 ON, 开启 Enable Bonding Clock output ports Dynamic Reconfiguration Tab 下 选择 ON, 开启 Enable Dynamic Reconfiguration 3. 使用 IP Parameter Editor 配置 Native PHY IP 核 将 Native PHY IP core TX Channel bonding mode 设置为 PMA bonding 或者 PMA/PCS bonding 选择 ON, 开启 Enable Dynamic Reconfiguration 4. 创建一个顶层封装, 以连接 PLL IP 核和 Native PHY IP 核 该情况下,PLL IP 核具有宽度 [5:0] 的 tx_bonding_clocks 输出总线 Native PHY IP 核具有的 tx_bonding_clocks 输入总线宽为 [5:0] 乘以收发器 bank 中的通道数 ( 收发器 bank 中 6 个通道 ) 不同于 x6/xn bonding 模式, 该模式下,PLL 应该被多次例化 ( 每个收发器 bank 需要一个 PLL 作为 bonded 组的一部分 ) 为所使用的每个收发器 bank 例化一个 PLL 将来自每个 PLL 的 tx_bonding_clocks 输出连接到相同收发器 bank 中最多 6 个通道 通过复制 PLL[5:0] 的输出, 连接 PLL IP 核和 PHY IP 核, 以获得绑定组中使用的收发器通道数 上电校准后重新校准 PLL 的步骤 1. 动态重配置 PLL 将主 CGB 改为 PLL 对于 ATX PLL,Read-Modify-Write 0x1 对应 ATX PLL 的偏移地址 0x110[2] 对于 fpll,read-modify-write 0x1 对应 fpll 偏移地址 0x126[0] 2. 重新校准 PLL 3. 重新校准完成后, 请确保 PLL 完成锁定 动态重配置 PLL 以将更改为主 CGB 对于 ATX PLL,Read-Modify-Write 0x0 对应 ATX PLL 的偏移地址 0x110[2] 对于 fpll,read-modify-write 0x0 对应 fpll 的偏移地址 0x126[0] 4. 重新校准由 ATX PLL 或 fpll 驱动的全部绑定通道的 TX PMA 209

210 3. PLL 和时钟网络 注意 : 对于 10 通道实例, 两个 ATX PLL 被例化 Native PHY IP 核中 tx_bonding_clocks 的 6 个通道被连接到首个 ATX PLL, 其余 4 个通道被连接到第二个 ATX PLL 的 tx_bonding_clock 输出 相关链接 PLL 级联实现 ATX PLL 重新校准 ( 第 336 页 ) 小数分频 PLL 重新校准 ( 第 337 页 ) PMA 重新校准 ( 第 337 页 ) PLL 级联中,the output of the 首个 PLL 输出将输入参考时钟输入到第二个 PLL 例如, 如果输入参考时钟具有固定频率, 并且所需数据传输速率不是输入参考时钟的整数倍, 则可使用首个 PLL 生成正确的参考时钟频率 这个输出被作为输入参考时钟输入到第二个 PLL 第二个 PLL 为所需数据速率生成要求的时钟频率 Cyclone 10 GX 器件中的收发器支持 fpll 到 fpll 级联 级联链中仅允许最多两个 PLL 注意 : 当 fpll 用作级联 fpll( 下游 fpll) 时, 需要在 fpll 上进行用户重新校准 请参阅 用户重新校准 部分获得更多信息 图 142. PLL 级联 fpll (Cascade Source) fpll (Transceiver PLL) pll_refclk0 hssi_pll_cascade_clk pll_refclk0 pll_powerdown pll_locked pll_powerdown 实现 fpll 至 fpll 级联的步骤 : 1. 例化 fpll IP 核 2. 在 Parameter Editor 中对 fpll IP 核进行如下配置设置 : 将 fpll Mode 设置为 Cascade Source 设置 Desired output clock frequency 3. 例化 fpll IP 核 (PLL 级联配置中的第二个 PLL) 4. 配置第二 fpll IP 核以获得所需数据率和参考时钟频率 将第二 fpll 的参考时钟频率设置到与第一 fpll 的输出频率相同 5. 将 fpll IP 核 ( 级联源 ) 连接到 fpll IP 核 ( 收发器 PLL), 如上如所示 确保实现下列连接 : 210

211 3. PLL 和时钟网络 fpll 有一个输出端口 hssi_pll_cascade_clk 将此端口连接到第二 fpll 的 pll_refclk0 端口 6. 将源 ( 上游 )fpll 带宽设置为 Low, 将目标 ( 下游 )fpll 带宽设置为 High 7. 如果输入参考时钟在器件上电时可用, 则第一 PLL 将在上电校准期间进行校准 需要重新校准第二 PLL 请参阅用户重校准部分 如果输入参考时钟在器件上电时不可用, 则重新对第一个 PLL 进行校准 校准第一 PLL 后, 再重新校准第二个 PLL 注意 : Native PHY 实例无需特殊配置 相关链接 时序收敛建议 用户重新校准 ( 第 335 页 ) Cyclone 10 GX 器件中, 在 Register 模式下收敛时序会较为困难 Intel 建议通过 RX 侧的负向沿采集进行大于 240 Mhz 的外设到内核传输 具体而言, 在内核负向沿时钟上采集后立刻传输给正向边沿时钟 使用 PCLK 时钟网络 频率最高可达 250 MHz 建议较高频率下使用局部布线 针对 TX 上更高频率 ( 超过 250 MHz) 的内核到外设传输,Intel 建议使用 TX Fast Register 模式作为 PCS FIFO 模式 对于大多数 10GbE 1588 模式, 默认使用带有 PCLK 的该模式 您可以使用局部布线获得 Register 模式下高达 320 MHz 的最高速度等级 211

212 4. 收发器通道复位 要确保收发器通道为发送和接收数据准备就绪, 必须正确复位收发器 PHY Intel 建议的复位序列可确保每个收发器通道中的物理编码子层 (PCS) 和物理介质连接 (PMA) 正确地进行初始化并正常发挥功能 您可以使用收发器 PHY 复位控制器或创建自己的复位控制器 4.1. 何时需要复位? 可单独或一起复位发送器 (TX) 和接收器 (RX) 数据路径 建议的复位序列要求复位和初始化 PLL, 驱动 TX 或 RX 通道以及 TX 和 RX 数据通路 完成以下任何操作后, 需进行复位 : 表 140. 复位条件 器件上电和配置 PLL 重配置 事件 复位要求 要求将收发器 PHY 和相关 PLL 复位为已知的初始化状态 需要复位以确保 PLL 获取锁定并复位 PHY 在执行 PLL 重配置之前,PLL 和发送器通道必须保持复位状态 PLL 参考时钟频率改变需要复位 PLL, 以确保 PLL 锁定 还必须复位 PHY PLL 重新校准 要求对 PLL 进行复位以确保 PLL 锁定 还必须复位 PHY 在执行 PLL 重新校准之前,PLL 和发送器通道必须保持复位状态 PLL 失锁或恢复在 PLL 从瞬间失锁到获得锁定后需要进行复位 也必须复位 PHY 通道动态重配置 光学模块连接 RX CDR 锁定模式改变 执行导致速率改变的动态重配置之前, 需要将通道保持在复位状态 通道重配置期间, 不要求 PLL 复位 需要复位 RX 以确保锁定传入数据 每当 RX 时钟和数据恢复 (CDR) 模块从 lock-to-reference 切换到 lock-to-datarx 通道时, 都需要复位 RX 通道 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

213 4. 收发器通道复位 4.2. 收发器 PHY 实现 图 143. 一般性收发器 PHY 实现 clock user reset Reset Controller (user-coded or Intel IP) tx_analogreset tx_digitalreset rx_analogreset rx_digitalreset tx_cal_busy (1) rx_cal_busy rx_is_lockedtoref rx_is_lockedtodata Transmitter PCS Receiver PCS Transceiver PHY Instance Transmitter PMA Receiver PMA tx_analogreset_ack (2) rx_analogreset_ack (2) tre_reset_req tre_reset_in tre_reset_req tre_reset_in clk_usrpin pll_locked pll_cal_busy (1) Transmit PLL pll_powerdown reset_req_0 Optional 注释 : (1) 可逻辑或 (logical OR) pll_cal_busy 和 tx_cal_busy 信号 (2) 当端口被使能以用于 Model 2 的手动用户实现时,tx_analogreset_ack 和 rx_analogreset_ack 是来自 Transceiver PHY IP 核的状态信号 reset_out_0 Transceiver Reset Sequencer Inferred Block Transceiver Reset Endpoints 收发器 PHY IP 核包含 Transceiver Reset Endpoints (TREs)( 收发器复位端点 ) (28) Transceiver Reset Sequencer Quartus Prime 软件检测是否存在 TREs, 并自动插入一个 Transceiver Reset Sequencer(TRS) (28) TRE 接收来自复位控制器 ( 用户编码或收发器 PHY 复位控制器 ) 的 tx_analogreset 和 rx_analogreset 请求 TRE 将复位请求发送到 TRS 以进行调度 TRS 调度全部所请求的 PMA 复位并将它们发回 TRE 既可使用收发器 PHY 复位控制器, 也可使用自己的复位控制器 但为了 TRS 正常工作, 必须遵照所要求的时序持续时长 请参阅图 144 ( 第 215 页 ) 了解关于所要求的时序持续时长 reset_req_1 reset_out_1 注意 : TRS IP 是一个推断模块并在 RTL 中不可见 因而您无法控制这个模块 CLKUSR Connection 连接到 TRS 的时钟必须稳定并自由运行 ( MHz) 默认情况下,Quartus Prime 软件自动把 TRS 时钟输入连接到器件上的 CLKUSR 管脚 如果正在将 CLKUSR 管脚用于您自己的逻辑 ( 把它驱动到内核 ), 就必须例化 altera_a10_xcvr_clock_module altera_a10_xcvr_clock_module reset_clock (.clk_in(mgmt_clk)); 更多关于 CLKUSR 管脚的信息, 请参阅 Cyclone 10 GX 管脚连接指南 注意 : 要成功完成校准处理, 驱动 PLL(ATX PLL fpll CDR/CMU PLL) 的参考时钟必须在 FPGA 配置开始时保持稳定并自由运行 否则, 就需要重新校准 (28) 仅有一个集中式 TRS 被例化以用于 1 个或多个 Native PHY 213

214 4. 收发器通道复位 相关链接 4.3. 如何复位? 校准 ( 第 326 页 ) Cyclone 10 GX 器件系列管脚连接指导 通过集成系统设计中的复位控制器来复位收发器 PHY 或 PLL, 以初始化 PCS 和 PMA 模块 通过使用 Intel 提供的收发器 PHY 复位控制器 IP 核可节省时间, 也可遵循建议的复位序列来实现您自己的复位控制器 如果需要单独控制每个复位信号或其他的控制或状态信号作为复位功能的一部分, 则可以设计您自己的复位控制器 可根据应用程序, 从两种模型中选择其一用于复位收发器 : Model 1 默认模型 ( 最小置位时间要求 ) 对收发器 PHY 复位控制器 IP 选择 Cyclone 10 GX Default Settings 预置 Model 2 确认模型 Model 1: 默认模型 该模型使用事件驱动 (event-driven) 机制 该模型被用于具有严格时序要求的应用 214

215 4. 收发器通道复位 建议的复位序列 如何使能 Model 1 选择用于收发器 PHY 复位控制器 IP 的 Intel Cyclone 10 GX 默认设置 由此以正确数值填入 transceiver reset sequencer(trs, 收发器复位序列器 ) 所要求的复位持续时长字段 图 144. Cyclone 10 GX 默认设置预置 215